[論文レビュー] Unrolled Polar Decoders, Part I: Hardware Architectures.
本論文は、低複雑性逐次キャンセレーションアルゴリズムに基づく完全アンロール型ハードウェアアーキテクチャのファミリを提示し、FPGA上で400 Gbpsを超える符号化スループットを達成した。これは、最新の最先端のデコーダーよりも2桁速い。リソース使用量と性能の間で柔軟なトレードオフを可能にした。
This is the first in a two-part series of papers on unrolled polar decoders. In this paper (Part I), we present a family of architectures for hardware polar decoders using a reduced-complexity successive-cancellation decoding algorithm. The resulting fully-unrolled architectures are capable of achieving a coded throughput in excess of 400 Gbps on an FPGA, two orders of magnitude greater than current state-of-the-art polar decoders. Moreover, the proposed architectures are flexible in a way that makes it possible to explore the trade-off between resource usage and throughput.
研究の動機と目的
- 極性デコーダのための高スループット・低複雑性ハードウェアアーキテクチャの設計を目的とする。
- 極性デコーダ実装におけるリソース使用量とスループットの間で柔軟なトレードオフを可能にする。
- 符号化スループットの観点から、既存の最先端の極性デコーダーよりも顕著な性能向上を達成すること。
- 低複雑性逐次キャンセレーションデコーディングアルゴリズムを用いた完全アンロール型アーキテクチャの実現可能性を検討すること。
提案手法
- 本論文は、低複雑性逐次キャンセレーションデコーディングアルゴリズムに基づく完全アンロール型ハードウェアアーキテクチャのファミリを提案する。
- デコーディングプロセスの完全アンロールにより反復的制御論理を排除することで、スループットを最大化するアーキテクチャを設計する。
- 計算複雑性を低減しながらも高いスループットを維持できるように、デコーディングアルゴリズムを最適化する。
- リソース利用量とスループットのトレードオフを可能にするための設定可能なパラメータをサポートする。
- リアルタイムで高スループット性能を示すために、FPGAプラットフォームをターゲットに実装する。
- パイプライン化された並列処理により、デコーディング段階を連続して処理し、400 Gbpsを超える持続的データレートを達成する。
実験結果
リサーチクエスチョン
- RQ1ハードウェアアンロールを用いることで、極性デコーダアーキテクチャを最大スループットに最適化する方法は何か？
- RQ2低複雑性逐次キャンセレーションアルゴリズムを用いた完全アンロール型極性デコーダの実現可能なスループットはどの程度か？
- RQ3アンロール型極性デコーダ設計において、リソース使用量をスループットとどの程度トレードオフできるか？
- RQ4提案されたアーキテクチャは、性能および効率の観点から、既存の最先端の極性デコーダと比べてどのように差がつくか？
主な発見
- 提案されたアンロール型極性デコーダアーキテクチャは、FPGA上で400 Gbpsを超える符号化スループットを達成した。
- スループットは、現在の最先端の極性デコーダーよりも2桁速い。
- 設定可能な設計パラメータにより、リソース使用量とスループットの間で柔軟なトレードオフを実現できる。
- 低複雑性逐次キャンセレーションデコーディングアルゴリズムにより、デコーディング精度を損なわず高スループットを実現した。
- 完全アンロール設計により、反復的制御論理が排除され、連続的な高速動作が可能になった。
- 実装により、FPGAプラットフォームを用いた超高速スループット極性デコーディングの実現可能性が示された。
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このレビューはAIが作成し、人間の編集者が確認しました。