[논문 리뷰] A Lightweight Isolation Mechanism for Secure Branch Predictors

Lutan Zhao, Peinan Li외 6명|arXiv (Cornell University)|2020. 05. 17.

Security and Verification in Computing참고 문헌 35인용 수 6

한 줄 요약

이 논문은 교차 권한 및 교차 스레드 공격을 방지하기 위해 스레드 전용 난수를 사용해 분기 예측기의 내용과 인덱스를 인코딩하는 경량 하드웨어 기반 격리 메커니즘인 XOR-BP와 Noisy-XOR-BP를 제안한다. 이 방법은 평균 성능 오버헤드가 5% 미만이며, SMT 아키텍처에서 플러시 기반 방법보다 악성 학습 및 인지 공격에 대해 더 강력한 보호를 제공한다.

ABSTRACT

Recently exposed vulnerabilities reveal the necessity to improve the security of branch predictors. Branch predictors record history about the execution of different programs, and such information from different processes are stored in the same structure and thus accessible to each other. This leaves the attackers with the opportunities for malicious training and malicious perception. Instead of flush-based or physical isolation of hardware resources, we want to achieve isolation of the content in these hardware tables with some lightweight processing using randomization as follows. (1) Content encoding. We propose to use hardware-based thread-private random numbers to encode the contents of the branch predictor tables (both direction and destination histories) which we call XOR-BP. Specifically, the data is encoded by XOR operation with the key before written in the table and decoded after read from the table. Such a mechanism obfuscates the information adding difficulties to cross-process or cross-privilege level analysis and perception. It achieves a similar effect of logical isolation but adds little in terms of space or time overheads. (2) Index encoding. We propose a randomized index mechanism of the branch predictor (Noisy-XOR-BP). Similar to the XOR-BP, another thread-private random number is used together with the branch instruction address as the input to compute the index of the branch predictor. This randomized indexing mechanism disrupts the correspondence between the branch instruction address and the branch predictor entry, thus increases the noise for malicious perception attacks. Our analyses using an FPGA-based RISC-V processor prototype and additional auxiliary simulations suggest that the proposed mechanisms incur a very small performance cost while providing strong protection.

연구 동기 및 목표

• 악성 학습 및 인지 공격을 가능하게 하는 공유 분기 예측기의 보안 취약점을 해결한다.
• 소프트웨어 기반 플러시(높은 오버헤드) 및 물리적 격리(고비용 및 복잡성)와 같은 기존 솔루션의 한계를 극복한다.
• 성능이나 면적에 큰 손해 없이 스레드 간 및 권한 수준 간 강력한 논리적 격리를 달성한다.
• 기존 플러시 기반 방어가 성능을 크게 떨어뜨리는 SMT 아키텍처에서 안전한 분기 예측을 가능하게 한다.
• 현대 프로세서 설계에 원활하게 통합될 수 있는 실용적이고 하드웨어 효율적인 방어 수단을 제공한다.

제안 방법

• 분기 예측기 테이블 내 방향 및 목적지 기록 엔트리 양쪽을 스레드 전용 난수를 사용해 XOR 인코딩한다.
• 읽기 작업 시 동일한 난수 키를 적용해 저장된 데이터를 복호화함으로써 정확한 예측을 보장하면서도 비권한 접근에서 내용을 은폐한다.
• 분기 예측기 인덱스 계산을 위해 두 번째 스레드 전용 난수를 도입하여 분기 주소와 테이블 엔트리 간의 결정론적 매핑을 방해한다.
• 컨텍스트 스위치 또는 권한 수준 변경 시에 동적으로 난수 키를 재생성하여 보안 도메인 간 격리를 보장한다.
• FPGA 기반 RISC-V 프로세서 프로토타입에 이 메커니즘을 구현하고 실제 워크로드를 사용한 시뮬레이션을 통해 검증한다.
• 플러시 기반 및 물리적 격리 접근 방식과의 성능, 면적, 보안 트레이드오프를 평가한다.

실험 결과

연구 질문

• RQ1 스레드 전용 키를 사용한 XOR 인코딩을 통한 콘텐츠 수준의 은폐가 교차 권한 및 교차 스레드 분기 예측기 분석을 방지할 수 있는가?
• RQ2 분기 예측기 엔트리의 랜덤라이제이션 인덱싱이 공격자가 분기 주소와 예측기 상태 간의 상관관계를 파악하는 능력을 방해하는가?
• RQ3 플러시 기반 또는 물리적으로 격리된 분기 예측기 설계와 비교해 제안된 메커니즘이 성능 오버헤드를 얼마나 줄이는가?
• RQ4 SMT 프로세서 환경에서 알려진 공격인 Spectre V2 및 BranchScope를 얼마나 효과적으로 완화하는가?
• RQ5 실제 하드웨어에서 최소한의 면적 및 지연 오버헤드로 이 격리 메커니즘을 구현할 수 있는가?

주요 결과

• 제안된 XOR-BP와 Noisy-XOR-BP 메커니즘은 FPGA 기반 RISC-V 프로토타입에서 평균 성능 저하가 5% 미만이다.
• 특히 SMT 아키텍처에서 플러시 기반 보호 방법 대비 성능 저하를 20~50% 감소시킨다.
• 면적 오버헤드는 매우 미미하며, 1024~4096 엔트리의 PHT(TAGE) 테이블 기준으로 0.11%에서 0.13% 증가에 그친다.
• 콘텐츠 및 인덱스 인코딩의 조합이 예측기 상태 상관관계를 은폐함으로써 악성 학습 및 인지 공격을 효과적으로 방지한다.
• 높은 예측 정확도를 유지하면서도 스레드 간 및 권한 수준 간 강력한 논리적 격리를 제공한다.
• 다중 스레드 환경에서 물리적 격리나 개인 예측기 대비 더 비용 효율적이고 확장성이 뛰어나다.