[논문 리뷰] Constraining the Synopsys Pin Access Checker Utility for Improved Standard Cells Library Verification Flow

Yongfu Li, Chin Hui Lee외 4명|arXiv (Cornell University)|2018. 05. 25.

VLSI and Analog Circuit Testing참고 문헌 4인용 수 3

한 줄 요약

이 논문은 표준 셀 라이브러리 검증을 향상시키기 위해 Synopsys Pin Access Checker (PAC) 유틸리티에 대한 향상된 제약 조건을 제안한다. 이는 설계 프로세스의 초기 단계에서 핀 접근성 문제를 사전에 탐지함으로써 이루어진다. 테스트셀 구성 최적화, 핀 연결 복잡성 증가, 라우터 제약 조건 권고를 통해, 이 방법은 설계 반복 횟수를 줄이고, 루팅 가능성을 향상시키며, 고집적도 노드 IC 설계에서 면적 오버헤드를 최소화한다.

ABSTRACT

While standard cell layouts are drawn with minimum design rules for maximum benefit of design area shrinkage, the complicated design rules begin to cause difficulties with signal routes accessing the pins in standard cell layouts. Multiple design iterations are required to resolve routing issues, thus increasing the runtime and the overall chip area. To optimize the chip performance, power and area (PPA) and improve the routability, it is necessary to consider the pin accessibility during standard cell development phase so that each cell is designed to maximize the number of feasible pin-access solutions available to the router. As part of the Synopsys IC Compiler Library Preparation Reference Methodology, the Synopsys Pin Access Checker (PAC) reports DRC violations associated with the standard cell. Based on Synopsys PAC's methodology, we demonstrate several methods to improve the probability of detecting pin accessibility issues, such as reducing the number of cells required for each Synopsys 'testcell', increasing the complexity of the pin connectivity assignment and recommending the router constraints.

연구 동기 및 목표

• 엄격한 설계 규칙로 인해 고집적도 노드 표준 셀 라이브러리에서 증가하는 핀 접근성 과제 해결
• 표준 셀 개발 과정에서 루팅 실패로 인한 설계 반복 횟수 감소
• Synopsys Pin Access Checker (PAC) 가 검증 프로세스의 초기 단계에서 핀 접근 위반을 조기에 탐지하는 효과성 향상
• 라이브러리 준비 단계에서 핀 접근을 사전에 제약 조건을 걸어 루팅 가능성을 향상시키고 면적 오버헤드를 최소화
• 실용적인 제약 조건을 Synopsys IC Compiler 라이브러리 준비 참조 방법론에 통합하여 검증의 강건성 향상

제안 방법

• 테스트셀 구성에 더 강력한 제약 조건을 정의하고 적용하여 핀 접근 문제에 대한 민감도를 높임
• 테스트셀 내 핀 연결 할당의 복잡성을 증가시켜 실제 루팅 시나리오를 시뮬레이션
• 장치 배치 및 루팅 도구가 실현 가능한 해법으로 향하도록 라우터 제약 조건 권고 도입
• IC Compiler 라이브러리 준비 프로세스 내에서 Synopsys PAC 유틸리티를 활용하여 핀 접근과 관련된 DRC 위반 탐지
• 다양한 표준 셀 유형에 걸쳐 제약 조건이 적용된 PAC 설정을 체계적으로 검증하여 일관성과 커버리지 확보
• 향상된 PAC 워크플로우를 표준 라이브러리 검증 방법론에 통합하여 접근성 문제를 조기에 탐지 가능하게 함

실험 결과

연구 질문

• RQ1 어떻게 Synopsys Pin Access Checker 를 제약 조건을 걸어 표준 셀 개발 과정의 초기 단계에서 핀 접근성 문제를 더 이르게 탐지할 수 있는가?
• RQ2 어떤 테스트셀 구성과 연결 패턴이 표준 셀 내 루팅 관련 DRC 위반을 최대한으로 탐지하는가?
• RQ3 라우터 제약 조건 권고는 물리적 설계 단계에서 핀 접근 솔루션의 실현 가능성에 어떻게 기여하는가?
• RQ4 제약 조건이 적용된 PAC 설정은 표준 셀 라이브러리 검증에서 설계 반복 횟수를 얼마나 줄이는가?
• RQ5 사전 핀 접근 검증을 통해 루팅 가능성과 면적 효율성은 어느 정도 향상될 수 있는가?

주요 결과

• 제약 조건이 적용된 PAC 방법론은 검증 런당 필요한 테스트셀 수를 크게 줄여 효율성을 향상시킨다.
• 테스트셀 내 핀 연결 복잡성 증가로 인해 루팅 병목 현상과 핀 접근 위반을 더 이르게 탐지할 수 있다.
• 라우터 제약 조건 권고는 검증 단계에서 실현 가능한 핀 접근 경로를 찾을 가능성을 높인다.
• 향상된 PAC 워크플로우는 물리적 구현 이전에 핀 접근 문제를 조기에 포착하여 설계 반복 횟수를 줄인다.
• 루팅 혼잡도로 인한 면적 오버헤드를 최소화함으로써 전체 PPA(성능, 전력, 면적) 향상 효과를 얻는다.
• 이 방법은 Synopsys IC Compiler 라이브러리 준비 參照 방법론에 성공적으로 통합되었으며, Synopsys User Conference 2017 에서 검증되었다.