[논문 리뷰] Designing a CPU model: from a pseudo-formal document to fast code

Frédéric Blanqui, Claude Helmstetter외 3명|arXiv (Cornell University)|2011. 09. 20.

Parallel Computing and Optimization Techniques참고 문헌 9인용 수 6

한 줄 요약

이 논문은 ARMv6 아키텍처의 공식 참조 매뉴얼에 포함된 의사형식적 섹션에서 직접적으로 고성능 최적화된 SystemC/TLM 인스트럭션 세트 시뮬레이터(ISS)를 자동으로 생성하는 방법을 제시한다. 지정된 인스트럭션 인코딩, 추상 구문 트리(abstract syntax trees, ASTs)에서의 동작, 어셈블리 문법을 추출하고, 자동 최적화를 적용하며, 동적 번역 기능을 갖춘 ISS를 생성함으로써, 수작업으로 작성된 ISS와 유사한 시뮬레이션 속도를 달성하였으며, 수작업으로 작성된 ARMv5 ISS보다 평균 0.9% 빠른 성능 향상을 보였다.

ABSTRACT

For validating low level embedded software, engineers use simulators that take the real binary as input. Like the real hardware, these full-system simulators are organized as a set of components. The main component is the CPU simulator (ISS), because it is the usual bottleneck for the simulation speed, and its development is a long and repetitive task. Previous work showed that an ISS can be generated from an Architecture Description Language (ADL). In the work reported in this paper, we generate a CPU simulator directly from the pseudo-formal descriptions of the reference manual. For each instruction, we extract the information describing its behavior, its binary encoding, and its assembly syntax. Next, after automatically applying many optimizations on the extracted information, we generate a SystemC/TLM ISS. We also generate tests for the decoder and a formal specification in Coq. Experiments show that the generated ISS is as fast and stable as our previous hand-written ISS.

연구 동기 및 목표

• 임베디드 시스템을 위한 수작업으로 작성된 ISS의 장기적이고 실수를 유발하기 쉬운 개발 시간을 줄이기 위해.
• 프로세서 참조 매뉴얼(예: ARMv6)에 포함된 의사형식적 기술을 활용해 자동 코드 생성을 가능하게 하기 위해.
• 수작업 최적화된 버전과 동등하거나 이를 초월하는 고성능 ISS를 생성하기 위해.
• 동일한 소스에서 형식적 Coq 명세 및 디코더 유닛 테스트와 같은 추가 아티팩트를 생성하기 위해.
• 재사용 가능한 중간 표현을 통해 다른 ISAs(예: MIPS, PowerPC)로의 이식성 향상을 위해.

제안 방법

• 수작업 도구 체인을 사용해 ARMv6 참조 매뉴얼에서 의사형식적 지침 기술(인코딩 표, 의사코드, 문법)을 추출한다.
• 행동에 대해 추상 구문 트리(abstract syntax trees, ASTs)를 사용하고, 문법 및 인코딩에 대해 구조화된 메타데이터를 사용해 추출된 데이터를 표준화된 중간 표현으로 변환한다.
• 데이터 흐름 분석, 매개변수 및 변수 추적, 분기 예측 모델링(may_branch 함수 등)을 포함한 다중 자동 최적화를 중간 표현에 적용한다.
• 동적 번역 기능을 갖춘 SystemC/TLM 기반 ISS를 생성—반복 실행 시 재디코딩을 방지하기 위해 디코딩된 지침을 캐시한다.
• 동일한 중간 표현에서 형식적 Coq 명세 및 디코더 유닛 테스트를 생성한다.
• LLVM 기반 동적 번역용 백엔드 및 향후 어셈블러 생성을 고려한 확장성 설계를 지원한다.

실험 결과

연구 질문

• RQ1 수작업 코드 수정 없이 프로세서 참조 매뉴얼의 의사형식적 섹션에서 고성능 최적화된 ISS를 자동 생성할 수 있는가?
• RQ2 자동 생성된 ISS가 수작업 최적화된 수작업 구현 ISS와 유사한 시뮬레이션 성능을 달성하는가?
• RQ3 중간 표현의 자동 분석 및 변환을 통해 ISS 생성의 정확성과 성능을 얼마나 향상시킬 수 있는가?
• RQ4 동일한 중간 표현이 형식 명세, 테스트, 최적화된 코드 등 다양한 출력을 지원할 수 있는가?
• RQ5 유사한 문서 구조를 가진 다른 명령어 세트 아키텍처(ISAs)에 대해 이 방법이 어떻게 확장되거나 적응 가능한가?

주요 결과

• 생성된 ARMv6 ISS는 전반적인 평균 시뮬레이션 속도가 92.47 Mi/s를 기록했으며, 이는 수작업으로 작성된 ARMv5 ISS(91.60 Mi/s)보다 평균 0.9% 빠른 성능 향상이며, 측정 정확도 범위 내에서 결과가 확인되었다.
• 64비트 시스템에서는 일부 벤치마크에서 수작업으로 작성된 버전보다 최대 7.4% 빠른 성능을 보였으며, 현대 하드웨어에서의 이식성과 성능 향상이 뛰어나다는 것을 시사한다.
• 암호, 루프, 정렬 등 다양한 벤치마크와 컴파일 설정(O0 및 O3)에서 일관된 성능을 보였으며, 32비트 시스템에서도 성능 저하가 최소한이었다.
• 수작업 구현에 비해 개발 시간을 크게 줄였으며, 동일한 성능와 안정성을 유지했다.
• 중간 표현 덕분에 디코더용 형식적 Coq 명세 및 유닛 테스트를 자동 생성할 수 있었으며, 검증성과 유지보수성 향상에 기여했다.
• 문서 품질 향상(예: ARMv7 매뉴얼)이 이루어질 경우, MIPS 및 PowerPC와 같은 다른 ISAs로도 확장 가능하며, 향후 최적화가 가능할 잠재력이 있다.