[논문 리뷰] Evaluation of silicon consumption for a connectionless Network-on-Chip

Marcelo Daniel Berejuck, Antônio Augusto Fröhlich|arXiv (Cornell University)|2014. 11. 13.

Interconnection Networks and Systems참고 문헌 18인용 수 3

한 줄 요약

이 논문은 각 플릿(fl护)에 라우팅 정보를 내장함으로써 동적 흐름 간섭을 허용하고 전용 연결이 필요 없이 가변 비트레이트 멀티미디어 트래픽을 지원하는 연결 불필요한 Network-on-Chip (NoC) 아키텍처를 제안한다. 높은 부하(80%) 조건에서 자원 할당된 네트워크보다 평균 지연 시간이 낮으며, FPGA 및 ASIC 구현에서 모두 우수한 실리콘 면적 효율성을 보이며, 면적과 전력 소비의 상호 트레이드오프에 대한 상세한 평가를 수행한다.

ABSTRACT

We present the design and evaluation of a predictable Network-on-Chip (NoC) to interconnect processing units running multimedia applications with variable-bit-rate. The design is based on a connectionless strategy in which flits from different communication flows are interleaved in the same communication channel between routers. Each flit carries routing information used by routers to perform arbitration and scheduling of the corresponding output communication channel. Analytic comparisons show that our approach keeps average latency lower than a network based on resource reservation, when both networks are working over 80% of offered load. We also evaluate the proposed NoC on FPGA and ASIC technologies to understand the trade-off due to our approach, in terms of silicon consumption.

연구 동기 및 목표

• 가변 비트레이트 멀티미디어 애플리케이션을 실행하는 프로세싱 유닛 간 상호연결을 위한 예측 가능하고 연결 불필요한 NoC 설계
• 기존 자원 할당된 NoC 기반 접근 방식에 비해 고부하 조건에서 지연 시간을 감소시키기
• FPGA 및 ASIC 기술에서 실리콘 면적과 전력 소비의 상호 트레이드오프 평가하기
• 연결 설정 오버헤드를 제거하고 동적 흐름 멀티플렉싱을 지원함으로써 효율적인 하드웨어 활용 가능하게 하기

제안 방법

• 각 플릿에 내장된 라우팅 정보를 통해 동적 채널 할당 및 스케줄링을 수행하는 플릿 기반 통신 모델을 사용하는 NoC
• 라우터는 각 플릿의 라우팅 헤더를 기반으로 출력 채널을 선택하므로, 연결 설정이나 가상 회로가 필요 없음
• 공유된 물리적 채널을 통해 다수의 통신 흐름을 겹쳐 사용함으로써 링크 이용률 향상
• 다양한 부하 조건에서 연결 불필요한 NoC와 자원 할당된 NoC 간 평균 지연 시간을 비교하기 위한 분석 모델 사용
• 실리콘 면적, 지연 시간, 전력 소비 평가를 위해 FPGA 및 ASIC 구현 사용
• 80%의 도착 부하 조건에서 면적 오버헤드 및 성능에 대한 비교 분석 포함

실험 결과

연구 질문

• RQ1 80%의 네트워크 부하 조건에서 연결 불필요한 NoC는 자원 할당된 NoC에 비해 평균 지연 시간 측면에서 어떻게 성능을 내는가?
• RQ2 FPGA 및 ASIC 기술에서 연결 불필요한 NoC의 실리콘 면적 소비는 얼마인가?
• RQ3 플릿에 라우팅 정보를 내장하는 것이 하드웨어 복잡성과 자원 이용률에 어떤 영향을 미치는가?
• RQ4 연결 불필요한 NoC는 가변 비트레이트 멀티미디어 트래픽에 대해 예측 가능한 성능을 유지할 수 있는가?
• RQ5 제안된 NoC 설계에서 지연 시간, 면적, 전력 효율성 간의 상호 트레이드오프는 어떠한가?

주요 결과

• 80%의 도착 부하 조건에서 자원 할당된 NoC와 비교해 연결 불필요한 NoC가 더 낮은 평균 지연 시간을 달성한다.
• 제안된 NoC는 FPGA 및 ASIC 실현 사례에 대해 면적 분석을 포함한 상세한 면적 블루프린트를 제공하며 유리한 실리콘 면적 소비를 보여준다.
• 연결 설정 및 가상 채널의 부재로 인해 하드웨어 복잡성이 감소하고 자원 이용률이 향상된다.
• 플릿 단위의 라우팅 결정 덕분에 가변 비트레이트 멀티미디어 워크로드에 대해 예측 가능한 성능을 유지한다.
• FPGA 및 ASIC 평가 결과, 연결 불필요한 접근 방식이 성능과 실리콘 면적 간 타당한 트레이드오프를 제공하는 것으로 확인되었다.