[논문 리뷰] High Speed and Area Efficient 2D DWT Processor based Image Compression" Signal & Image Processing

Sugreev Kaur, Rajesh Mehra|arXiv (Cornell University)|2011. 01. 03.

Advanced Data Compression Techniques참고 문헌 4인용 수 3

한 줄 요약

이 논문은 FPGA에 피이핑된 부분적으로 순차적인 아키텍처를 사용하여 이미지 압축을 위한 고속, 면적 효율적인 2차원 이산 웨이브렛 변환(DWT) 프로세서를 제안한다. Xilinx Spartan 3E(XC3S500E-4fg320)에 구현된 설계는 231 MHz에서 동작하며 전력 소비가 117 mW로, 이전 연구 대비 15%의 속도 향상을 보이며 자원 사용을 감소시켰다.

ABSTRACT

This paper presents a high speed and area efficient DWT processor based design for Image Compression applications. In this proposed design, pipelined partially serial architecture has been used to enhance the speed along with optimal utilization and resources available on target FPGA. The proposed model has been designed and simulated using Simulink and System Generator blocks, synthesized with Xilinx Synthesis tool (XST) and implemented on Spartan 2 and 3 based XC2S100-5tq144 and XC3S500E-4fg320 target device. The results show that proposed design can operate at maximum frequency 231 MHz in case of Spartan 3 by consuming power of 117mW at 28 degree/c junction temperature. The result comparison has shown an improvement of 15% in speed.

연구 동기 및 목표

• 실시간 멀티미디어 및 인터넷 애플리케이션에서 고성능, 저전력 이미지 압축의 필요성을 해결하기 위해.
• 블록 아티팩트 및 고압축 비율에서의 낮은 주관적 품질 등 DCT 기반 압축의 한계를 극복하기 위해.
• 기존 DCT 방법보다 더 나은 이미지 품질과 계산 효율성을 제공하는 DWT 프로세서를 설계하기 위해.
• 실시간 이미지 처리를 위한 FPGA 플랫폼에서 하드웨어 자원 사용과 스루풋을 최적화하기 위해.
• 최신 FPGA에서 피이핑된 부분적으로 순차적인 아키텍처를 사용하여 고속 동작을 달성하면서 최소한의 전력 소비를 실현하기 위해.

제안 방법

• 스루풋을 향상시키고 자원 사용을 줄이기 위해 피이핑된 부분적으로 순차적인 아키텍처를 도입하였다.
• 2차원 DWT는 분리 가능한 접근 방식을 사용하여 먼저 행 방향으로 1차원 DWT를 적용한 후 열 방향으로 적용하였다.
• 효율적인 계산과 하드웨어 복잡도 감소를 위해 리프팅 기반 DWT와 헤어 웨이브렛 필터를 사용하였다.
• 시스템은 Simulink의 System Generator 블록을 사용하여 모델링되었으며, Xilinx Synthesis Tool(XST)을 사용하여 합성되었다.
• 성능 및 자원 사용 비교를 위해 Spartan 2(XC2S100-5tq144) 및 Spartan 3E(XC3S500E-4fg320) FPGA 양쪽에 설계를 구현하였다.
• 전력 소비는 XPower 유틸리티를 사용하여 추정하였으며, 최대 동작 주파수를 결정하기 위해 타이밍 분 析를 수행하였다.

실험 결과

연구 질문

• RQ1 피이핑된 부분적으로 순차적인 DWT 아키텍처가 기존 설계보다 더 높은 속도와 더 나은 면적 효율성을 달성할 수 있는가?
• RQ2 제안된 DWT 프로세서의 성능는 이전의 FPGA 기반 구현 대비 최대 동작 주파수와 자원 사용량 측면에서 어떻게 비교되는가?
• RQ3 28°C 재진열 온도에서 제안된 DWT 프로세서의 전력 소비는 얼마인가?
• RQ4 최신 FPGA(Spartan 3E) 사용이 이전 FPGA 플랫폼(Spartan 2) 대비 상당한 성능 향상을 이끌 수 있는가?
• RQ5 DCT 기반 방법에 비해 고압축 비율에서 블록 아티팩트를 얼마나 줄이고 이미지 품질을 얼마나 향상시키는가?

주요 결과

• 제안된 DWT 프로세서는 Spartan 3E 기반 XC3S500E-4fg320 FPGA에 구현되었을 때 최대 동작 주파수 231.26 MHz를 달성하였다.
• 28°C 재진열 온도에서 전력 소비가 단지 117 mW로 낮은 전력 소비를 보였다.
• 자원 사용이 크게 감소하여 Spartan 3E 장치에서 272개의 슬라이스, 498개의 플립플롭, 334개의 LUT만 사용되었다.
• Virtex-II FPGA에서 201.092 MHz로 동작한 기준 설계 대비 15%의 속도 향상을 보였다.
• Spartan 3E 기반 구현은 가용 슬라이스의 5%만을 사용한 반면, Spartan 2 장치에서는 23%를 사용하여 면적 효율성이 뛰어나다는 것을 확인하였다.
• 타이밍 분 析 결과 최소 주기는 4.324 ns로 확인되어 고스루풋 이미지 처리가 가능하며 실시간 응용에 적합하다.