[논문 리뷰] Mapping DEVS Models onto UML Models

Dmitry Zinoviev|ArXiv.org|2005. 08. 30.

Model-Driven Software Engineering Techniques참고 문헌 8인용 수 13

한 줄 요약

이 논문은 DEVS 모델을 UML 상태도 및 구성 요소도에 공식적이고 일관된 매핑을 제안함으로써, DEVS의 형식적 기반을 UML의 산업 표준 그래픽 모델링 및 도구 지원과 통합할 수 있도록 한다. 이 매핑은 DEVS의 의미를 유지하며, 계층적 모델링을 지원하고, UML 호환 도구를 통해 자동 시뮬레이션을 가능하게 한다.

ABSTRACT

Discrete event simulation specification (DEVS) is a formalism designed to describe both discrete state and continuous state systems. It is a powerful abstract mathematical notation. However, until recently it lacked proper graphical representation, which made computer simulation of DEVS models a challenging issue. Unified modeling language (UML) is a multipurpose graphical modeling language, a de-facto industrial modeling standard. There exist several commercial and open-source UML editors and code generators. Most of them can save UML models in XML-based XMI files ready for further automated processing. In this paper, we propose a mapping of DEVS models onto UML state and component diagrams. This mapping may lead to an eventual unification of the two modeling formalisms, combining the abstractness of DEVS and expressive power and ``computer friendliness'' of the UML.

연구 동기 및 목표

• DEVS에서 표준화된 그래픽 표현 방식의 부재로 인해 도구 지원과 시뮬레이션에 어려움이 발생하는 문제를 해결한다.
• 이전의 DEVS에서 UML로의 매핑에서 발생하는 한계를 극복한다. 이는 이전 매핑이 이산 상태를 단일 상태로 압축하거나 비표준 도표에 의존했기 때문이다.
• 표준 UML 도표를 사용하여 DEVS 모델을 UML 기반 소프트웨어 공학 워크플로우에 원활하게 통합할 수 있도록 한다.
• DEVS 의미를 유지하는 공식적이고 수학적으로 기반을 둔 매핑을 제공하며, 시간 진행 함수와 이벤트 기반 전이를 포함한다.
• DEVS에서 실행 가능한 UML 모델로의 자동 번역을 위한 기반을 마련함으로써, 시뮬레이션 및 코드 생성을 지원한다.

제안 방법

• DEVS 원자 모델을 UML 상태도로 공식적으로 매핑하여, 상태, 전이, 이벤트, 시간 진행 함수를 표현한다.
• DEVS 내부 및 외부 전이를 이벤트에 의해 트리거되는 UML 상태 전이로 매핑하며, 시간 제약 조건은 시간 가드를 통해 모델링한다.
• DEVS 결합 모델을 UML 구성 요소도를 사용하여 표현하며, 최상위 구성 요소를 시스템으로, 하위 구성 요소를 내부 구성 요소로 간주한다.
• DEVS의 입력 및 출력 포트를 타입이 지정된 이벤트 이름을 가진 UML 포트로 매핑하여 의미적 일관성을 확보한다.
• 외부 결합은 UML 위임 연결을, 내부 결합은 UML 어셈블리 연결을 사용하여 구성 요소 간의 신호 흐름을 반영한다.
• UML 상태 전이 조건 및 가드 내에 시간 진행 함수와 이벤트 스케줄링 로직을 코딩하여 DEVS 의미를 유지한다.

실험 결과

연구 질문

• RQ1 DEVS 모델을 어떻게 공식적으로 UML 상태도에 매핑할 수 있으며, 이 과정에서 이산 이벤트 의미를 유지할 수 있는가?
• RQ2 UML 구성 요소도를 사용하여 DEVS의 계층적 결합 모델을 효과적으로 표현하는 가장 효과적인 방법은 무엇인가?
• RQ3 DEVS의 이벤트 기반 전이 및 시간 진행 함수를 UML 상태 전이 로직으로 의미적으로 매핑하는 방법은 무엇인가?
• RQ4 이전의 DEVS에서 UML로의 매핑에는 어떤 한계가 있었으며, 이 연구는 이를 어떻게 극복하는가?
• RQ5 DEVS와 UML 간의 일관되고 공식적인 매핑은 자동 시뮬레이션 및 코드 생성을 가능하게 하는가?

주요 결과

• 제안된 매핑은 DEVS 원자 모델을 UML 상태도로 일관되고 공식적으로 표현할 수 있는 방법을 제공하며, 내부 및 외부 전이, 이벤트, 시간 진행 동작을 유지한다.
• 결합된 DEVS 모델은 외부 결합에 대해 위임 연결을, 내부 결합에 대해 어셈블리 연결을 사용하는 UML 구성 요소도로 효과적으로 모델링할 수 있다.
• 각 DEVS 구성 요소를 정의된 포트와 연결을 가진 UML 구성 요소로 표현함으로써, 이 매핑은 계층적 모델링을 지원한다.
• DCharts와 같은 이전 도구들이 상태를 단일 상태로 압축하여 의미 손실을 초래한 것과 달리, 이 방법은 이산 상태 전이를 유지한다.
• 이 매핑은 향후 DEVS 모델에서 실행 가능한 UML로의 자동 번역을 가능하게 하여, 시뮬레이션 및 코드 생성의 길을 열어준다.
• 이 방법은 UML 2.0 표준에 대해 강건하며, 향후 작업을 위해 복합 구조도가 더 나은 정렬을 제공할 수 있음을 시사한다.