[논문 리뷰] Optimization of CNOT circuits under topological constraints.

Bujiao Wu, Xiaoyu He외 5명|arXiv (Cornell University)|2019. 10. 31.

Quantum Computing Algorithms and Architecture참고 문헌 40인용 수 5

한 줄 요약

이 논문은 NISQ 장치의 위상적 제약 조건 하에서 최적화된 CNOT 회로 합성 방법을 제안하며, 보조 큐비트를 활용하여 비제곱 크기의 회로와 선형 깊이를 달성한다. 이는 격자 구조 및 희박한 양자 아키텍처에서 기존 최고 수준의 방법보다 크기 및 깊이 최적화에서 뛰어나며, IBMQ 장치에서의 실험적 검증을 통해 노이즈 하에서 오차율 감소를 입증한다.

ABSTRACT

CNOT circuit is the key gadget for entangling qubits in quantum computing systems. However, the qubit connectivity of noisy intermediate-scale quantum (NISQ) devices is constrained by their topological structures. To improve the performance of CNOT circuits on NISQ devices, we investigate the optimization of the size/depth of CNOT circuits under topological constraints. We firstly present a method that can optimize the size of any $n$-qubit CNOT circuit to less than $2n^2$ on any connected graph, which is optimal for sparsely connected structures. The simulation experiment shows that our method performs better than state-of-the-art results. Specifically, we present two detailed examples to illustrate the applicability of our algorithm. Furthermore, for the future device with a denser structure, we give a better optimization method that achieves $O(n^2/\log \delta)$ size on a graph with the minimum degree $\delta$, which is optimal on the regular graph. Secondly, for the grid structure, which is commonly used in current quantum devices, we demonstrate that the depth of any $n$-qubit CNOT circuit can be optimized to be linear in $n$ with certain ancillary qubits (ancillas). Our experimental results indicate this method has significant improvements compared with all of the existing methods. We further implement the two circuits commonly used in quantum variational algorithms and quantum chemistry on the 5-qubit IBMQ devices by leverage of our optimization algorithm, the experimental results show the optimized circuit has far less error when there exists noise compared to IBM mapping method.

연구 동기 및 목표

• NISQ 장치의 제한된 큐비트 연결성 문제를 해결하기 위해 위상적 제약 조건 하에서 CNOT 회로 크기와 깊이를 최적화한다.
• 희박하게 연결된 양자 아키텍처에서 최적의 회로 크기를 달성하는 방법을 개발하며, 연결된 그래프 상에서 임의의 $n$-큐비트 회로에 대해 $2n^2$ 이하의 크기를 확보한다.
• 최소 차수 $\delta$를 갖는 그래프에서 $O(n^2 / \log \delta)$ 크기의 회로를 달성함으로써 조밀한 구조에서의 회로 효율성을 향상시킨다. 이는 정규 그래프에 대해 최적이다.
• 보조 큐비트를 활용해 격자 구조 장치에서 선형 깊이의 CNOT 회로를 가능하게 하여 확장성과 노이즈 내성 향상에 기여한다.
• 실제 IBMQ 장치에서의 실험적 검증을 통해 기존의 네이티브 IBM 매핑 전략 대비 낮은 오차율을 입증한다.

제안 방법

• 모든 연결된 그래프에서 $n$-큐비트 CNOT 회로의 크기를 $2n^2$ 이하로 줄이는 회로 최적화 프레임워크를 제안하며, 위상적 제약 조건을 활용한다.
• 연결성 그래프의 최소 차수 $\delta$를 활용하는 새로운 분해 기법을 도입하여, 더 조밀한 아키텍처에서 $O(n^2 / \log \delta)$ 크기의 회로를 달성한다.
• 보조 큐비트를 활용해 격자 구조 장치에서 깊이를 $O(n)$으로 줄이며, 회로의 기능을 유지하면서 깊이를 최소화한다.
• 하드웨어 연결성을 존중하면서도 CNOT 게이트 수와 회로 깊이를 최소화하는 체계적인 매핑 전략을 설계한다.
• 노이즈 하에서 성능 향상을 검증하기 위해 시뮬레이션과 5큐비트 IBMQ 장치에서의 실장치 실험을 수행한다.
• 변이 알고리즘과 양자 화학에서 흔히 사용되는 두 가지 회로에 대해 이 방법을 적용하여 실용적 유용성을 입증한다.

실험 결과

연구 질문

• RQ1 임의의 위상 구조를 가진 연결된 양자 아키텍처에서 CNOT 회로 크기를 $2n^2$ 이하로 최적화할 수 있는가?
• RQ2 최소 차수 $\delta$를 갖는 그래프에서 $O(n^2 / \log \delta)$ 크기의 회로를 달성할 수 있는가? 특히 정규 그래프에 대해 성립하는가?
• RQ3 보조 큐비트를 활용해 격자 구조 장치에서 CNOT 회로의 깊이를 $n$에 대해 선형으로 줄일 수 있는가?
• RQ4 노이즈 조건 하에서 제안된 최적화 방법이 기존 매핑 전략과 비교해 오차율에서 어떻게 성능을 발휘하는가?
• RQ5 최적화된 회로는 IBMQ와 같은 실제 NISQ 장치에서 높은 허용도를 유지할 수 있는가?

주요 결과

• 제안된 방법은 임의의 연결된 그래프에서 $n$-큐비트 회로의 CNOT 회로 크기를 $2n^2$ 이하로 줄이며, 이는 희박하게 연결된 구조에서 최적이다.
• 최소 차수 $\delta$를 갖는 더 조밀한 그래프에서는 $O(n^2 / \log \delta)$ 크기의 회로를 달성하며, 이는 정규 그래프에 대해 최적이다.
• 격자 구조 장치에서는 보조 큐비트를 활용해 선형 깊이의 CNOT 회로를 가능하게 하여 깊이 확장성 측면에서 크게 향상된다.
• 시뮬레이션 결과는 이 방법이 크기 및 깊이 최적화 측면에서 기존 최고 수준의 접근법을 모두 능가함을 보여준다.
• 5큐비트 IBMQ 장치에서의 실험 결과는 노이즈 하에서 네이티브 IBM 매핑 방법 대비 최적화된 회로가 상당히 낮은 오차율을 보임을 입증한다.
• 실제 하드웨어에서의 변이 양자 및 양자 화학 회로의 구현에서 오차를 성공적으로 감소시켰다.