[논문 리뷰] Reduced-Latency SC Polar Decoder Architectures

Chuan Zhang, Bo Yuan외 1명|arXiv (Cornell University)|2011. 11. 03.

Error Correcting Code Techniques참고 문헌 4인용 수 4

한 줄 요약

이 논문은 후행 처리 기법, 파ip라이닝, 병렬 처리 및 새로운 입력 생성 회로(ICG)를 활용하여 기존 설계 대비 복호화 지연을 절반으로 줄이고 처리량을 두 배로 늘리는 감소된 지연 시간을 가진 순차적 취소(SC) 펄스러이터 디코더를 제안한다. 이는 면적 오 overhead 를 최소화하면서 이루어진다. 아키텍처는 병합된 처리 요소 내에서 하위 구조 공유를 구현하며, FFT 기반 신호 생성 기법을 활용해 실시간 입력 계산을 수행한다.

ABSTRACT

Polar codes have become one of the most favorable capacity achieving error correction codes (ECC) along with their simple encoding method. However, among the very few prior successive cancellation (SC) polar decoder designs, the required long code length makes the decoding latency high. In this paper, conventional decoding algorithm is transformed with look-ahead techniques. This reduces the decoding latency by 50%. With pipelining and parallel processing schemes, a parallel SC polar decoder is proposed. Sub-structure sharing approach is employed to design the merged processing element (PE). Moreover, inspired by the real FFT architecture, this paper presents a novel input generating circuit (ICG) block that can generate additional input signals for merged PEs on-the-fly. Gate-level analysis has demonstrated that the proposed design shows advantages of 50% decoding latency and twice throughput over the conventional one with similar hardware cost.

연구 동기 및 목표

• 긴 코드 길이로 인해 기존 순차적 취소(SC) 펄스러이터 디코더에서 발생하는 높은 복호화 지연 문제를 해결하기 위해.
• 하드웨어 비용을 크게 증가시키지 않으면서 지연 시간을 줄여 실시간 응용을 가능하게 하기 위해.
• SC 펄스러이터 복호화에서 파이프라인 및 병렬 처리를 통해 처리량을 향상시키기 위해.
• 동적으로 병합된 처리 요소를 지원할 수 있는 효율적인 입력 생성 회로(ICG)를 설계하기 위해.
• 처리 요소 간 하위 구조 공유를 통해 고성능 하드웨어 효율성을 달성하기 위해.

제안 방법

• 순차적 취소 복호화 과정에서의 종속성 체인을 줄이기 위해 후행 처리 기법을 적용하기 위해.
• 파이프라인 및 병렬 처리 방식을 활용한 병렬 SC 펄스러이터 디코더 설계를 위해.
• 처리 요소(Pe)를 병합하고 면적 오 overhead 를 줄이기 위해 하위 구조 공유 방식을 구현하기 위해.
• FFT 아키텍처를 영감으로 삼아 실시간으로 추가 입력을 생성하는 새로운 입력 생성 회로(ICG)를 제안하기 위해.
• 설계의 성능 및 하드웨어 효율성을 검증하기 위해 게이트 수준 분 析를 수행하기 위해.
• 지연 시간 감소, 처리량 향상 및 면적 비용 간의 균형을 고려한 디코더 아키텍처 최적화를 위해.

실험 결과

연구 질문

• RQ1 하드웨어 비용을 증가시키지 않으면서 SC 펄스러이터 디코더의 복호화 지연 시간을 어떻게 줄일 수 있는가?
• RQ2 펄스러이터 복호화에서 고처리량과 저지연을 동시에 달성하는 데 어떤 아키텍처 기법이 필요한가?
• RQ3 후행 처리 기법이 순차적 취소 복호화에서 임계 경로를 효과적으로 단축시킬 수 있는가?
• RQ4 병합된 PE를 위한 동적 입력 생성을 지원할 수 있는 입력 생성 회로(ICG)는 어떻게 설계할 수 있는가?
• RQ5 병합된 처리 요소에서 하위 구조 공유를 통해 면적을 얼마나 줄일 수 있으며, 성능 유지에 얼마나 기여하는가?

주요 결과

• 제안된 설계는 기존의 SC 펄스러이터 디코더 대비 복호화 지연 시간을 50% 감소시켰다.
• 처리량은 기존 설계 대비 두 배로 증가하여 더 높은 데이터 전송 속도 처리가 가능해졌다.
• 하드웨어 비용은 기존 설계와 유사하게 유지되어 높은 면적 효율성을 나타냈다.
• 하위 구조 공유 방식은 병합된 처리 요소 간 컴포넌트 재사용을 통해 면적을 효과적으로 줄였다.
• 새로운 입력 생성 회로(ICG)는 실시간 입력 신호 생성을 가능하게 하여 효율적인 병렬 처리를 지원한다.
• 게이트 수준 분 析를 통해 설계의 우수성을 확인하였으며, 면적 오 overhead 를 최소화하면서도 지연 시간과 처리량 측면에서 뛰어난 성능을 보였다.