[논문 리뷰] VLSI Implementation of Cascaded Integrator comb filters for DSP applications

Rozita Teymourzadeh, Masuri Othman|arXiv (Cornell University)|2018. 06. 09.

Advanced Control Systems Design참고 문헌 3인용 수 4

한 줄 요약

이 논문은 신호 디지털 처리 응용 분야를 위한 고속 VLSI 구현을 위한 계단형 적분기-결합(Cascaded Integrator-Comb, CIC) 필터를 제안한다. 다이내믹 프로그래밍 기반의 승수 없는 아키텍처와 파ipel라인 구조를 활용하며, 더 빠른 속도와 효율성을 확보하기 위해 수정된 캐리 레이크어웨이 애드어(Modified Carry Look-Ahead Adder)를 도입하였다. 설계는 저전력 및 저복잡도를 달성하였으며, MATLAB Simulink 및 Verilog HDL를 통해 검증되어 시그마-델타 모듈레이터에서의 고속 디세메이션 응용에 적합하다.

ABSTRACT

The recursive comb filters or Cascaded Integrator Comb filter (CIC) are commonly used as decimators for the sigma-delta modulators. This paper presents the VLSI implementation, analysis and design of high-speed CIC filters which are based on a low-pass filter. These filters are used in the signal decimation which has the effect on reducing the sampling rate. It is also chosen because its attractive property of both low power and low complexity since it does not require a multiplier. Simulink toolbox available in Matlab software which is used to simulator and Verilog HDL coding help to verify the functionality of the CIC filters. Design procedures and examples are given for CIC filter with emphasis on frequency response, transfer function and register width. The implementation results show using Modified Carry Look-ahead Adder for summation and also apply pipelined filter structure enhanced high speed and make it more compatible with DSP applications.

연구 동기 및 목표

• DSP 응용 분야에 적합한 고속, 저복잡도 CIC 필터 아키텍처를 설계하기.
• 재귀적 결합 필터 구조를 통해 승수를 제거하고 전력 소모를 감소시키기.
• 파이프라인 필터 아키텍처와 수정된 캐리 레이크어웨이 애드어를 활용해 처리 속도 향상하기.
• VLSI 구현을 위한 MATLAB Simulink 및 Verilog HDL를 통한 功能 검증하기.
• 레지스터 폭과 주파수 응답을 최적화해 필터 성능 향상시키기.

제안 방법

• 신호 디세메이션을 위한 저역통과 응답 기반의 계단형 적분기-결합 필터 설계하기.
• 하드웨어 복잡도와 전력 소모를 감소시키기 위해 승수 없는 아키텍처 구현하기.
• 클럭 속도 향상과 처리량 증가를 위해 파이프라인 아키텍처 적용하기.
• 필터 스테이지 내의 덧셈 연산을 가속화하기 위해 수정된 캐리 레이크어웨이 애드어 사용하기.
• MATLAB Simulink를 통한 기능 검증 및 Verilog HDL를 이용한 합성으로 설계 검증하기.
• 레지스터 폭 최적화 및 주파수 응답과 전송 함수 분석을 통한 필터 정확도 확보하기.

실험 결과

연구 질문

• RQ1 승수를 사용하지 않고 VLSI에서 고속 동작을 수행할 수 있는 CIC 필터는 어떻게 최적화할 수 있는가?
• RQ2 파이프라인화는 CIC 필터 아키텍처의 처리량과 타이밍에 어떤 영향을 미치는가?
• RQ3 수정된 캐리 레이크어웨이 애드어는 CIC 필터 스테이지의 덧셈 속도를 어떻게 향상시키는가?
• RQ4 정밀도와 하드웨어 면적 간 균형을 맞추기 위한 최적의 레지스터 폭은 무엇인가?
• RQ5 주파수 응답 및 전송 함수 특성은 디세메이션 응용에서 필터 성능에 어떤 영향을 미치는가?

주요 결과

• 제안된 CIC 필터는 파이프라인화 및 수정된 캐리 레이크어웨이 애드어의 적용을 통해 고속 동작을 달성하였다.
• 승수 없는 설계는 하드웨어 복잡도와 전력 소모를 크게 감소시켰다.
• Simulink 및 Verilog HDL 시뮬레이션을 통해 기능 정확성과 설계 무결성이 확인되었다.
• 파이프라인 아키텍처 덕분에 처리량 향상과 전파 지연 감소가 이루어졌다.
• 분석을 통해 최적의 레지스터 폭가 결정되어 정밀도와 면적 효율성 간 균형이 확보되었다.
• 주파수 응답 및 전송 함수가 성공적으로 분석되었으며, 디세메이션에 적합한 저역통과 필터링 행동을 확인하였다.