[论文解读] A Lightweight Isolation Mechanism for Secure Branch Predictors

Lutan Zhao, Peinan Li+6 more|arXiv (Cornell University)|May 17, 2020

Security and Verification in Computing参考文献 35被引用 6

一句话总结

本文提出XOR-BP和Noisy-XOR-BP，这两种轻量级基于硬件的隔离机制，利用线程私有的随机数对分支预测器内容和索引进行编码，防止跨权限和跨线程攻击。该方法平均性能开销低于5%，同时对恶意训练和感知攻击提供强防护，在SMT架构中优于基于刷新的方案。

ABSTRACT

Recently exposed vulnerabilities reveal the necessity to improve the security of branch predictors. Branch predictors record history about the execution of different programs, and such information from different processes are stored in the same structure and thus accessible to each other. This leaves the attackers with the opportunities for malicious training and malicious perception. Instead of flush-based or physical isolation of hardware resources, we want to achieve isolation of the content in these hardware tables with some lightweight processing using randomization as follows. (1) Content encoding. We propose to use hardware-based thread-private random numbers to encode the contents of the branch predictor tables (both direction and destination histories) which we call XOR-BP. Specifically, the data is encoded by XOR operation with the key before written in the table and decoded after read from the table. Such a mechanism obfuscates the information adding difficulties to cross-process or cross-privilege level analysis and perception. It achieves a similar effect of logical isolation but adds little in terms of space or time overheads. (2) Index encoding. We propose a randomized index mechanism of the branch predictor (Noisy-XOR-BP). Similar to the XOR-BP, another thread-private random number is used together with the branch instruction address as the input to compute the index of the branch predictor. This randomized indexing mechanism disrupts the correspondence between the branch instruction address and the branch predictor entry, thus increases the noise for malicious perception attacks. Our analyses using an FPGA-based RISC-V processor prototype and additional auxiliary simulations suggest that the proposed mechanisms incur a very small performance cost while providing strong protection.

研究动机与目标

• 解决共享分支预测器存在的安全漏洞，防止恶意训练和感知攻击。
• 克服现有方案（如软件刷新机制，开销高；物理隔离，成本高且复杂）的局限性。
• 在不显著增加性能或面积开销的前提下，实现线程和权限级别之间的强逻辑隔离。
• 在传统基于刷新的防御机制会显著降低性能的SMT架构中，实现安全的分支预测。
• 提供一种实用且硬件高效的防御机制，可无缝集成到现代处理器设计中。

提出的方法

• 使用硬件生成的、线程私有的随机数，对分支预测器表中的方向和目标历史条目进行XOR编码。
• 在读取操作中使用相同的随机密钥对存储数据进行解码，确保正确预测的同时，使未授权访问者无法获取真实内容。
• 引入第二个线程私有的随机数，用于计算分支预测器索引，破坏分支地址与表项之间的确定性映射。
• 在上下文切换或权限级别变更时动态重新生成随机密钥，确保跨安全域的隔离性。
• 在FPGA原型的RISC-V处理器上实现该机制，并通过真实工作负载的仿真进行验证。
• 与基于刷新和物理隔离的方法对比，评估性能、面积和安全性的权衡。

实验结果

研究问题

• RQ1 通过线程私有密钥的XOR编码实现内容级混淆，能否有效防止跨权限和跨线程的分支预测器分析？
• RQ2 对分支预测器条目采用随机化索引，是否能破坏攻击者将分支地址与预测器状态相关联的能力？
• RQ3 与基于刷新或物理隔离的分支预测器设计相比，所提机制在性能开销方面降低了多少？
• RQ4 在SMT处理器环境中，该机制对Spectre V2和BranchScope等已知攻击的缓解效果如何？
• RQ5 该隔离机制能否在真实硬件中实现极小的面积和延迟开销？

主要发现

• 所提出的XOR-BP和Noisy-XOR-BP机制在FPGA原型的RISC-V处理器上平均性能下降低于5%。
• 与基于刷新的保护方法相比，该机制将性能开销降低了20%至50%，尤其在SMT架构中优势显著。
• 面积开销极小，PHT（TAGE）表在1024至4096个条目时，面积增加仅为0.11%至0.13%。
• 通过内容编码与索引编码的结合，有效破坏了预测器状态相关性的泄露，从而阻断了恶意训练和感知攻击。
• 该方案在保持高预测准确率的同时，实现了线程和权限级别之间的强逻辑隔离。
• 与物理隔离或专用预测器相比，该方法在多线程环境中更具成本效益和可扩展性。