[논문 리뷰] Accurate Throughput Prediction of Basic Blocks on Recent Intel Microarchitectures.

Andreas Abel, Jan Reineke|arXiv (Cornell University)|2021. 07. 29.

Parallel Computing and Optimization Techniques참고 문헌 20인용 수 4

한 줄 요약

이 논문은 최근 인텔 마이크로아ーキ텍처에서 기본 블록의 스루풋을 예측하기 위한 고정확도 시뮬레이터를 제안한다. 이는 마이크로벤치마크를 사용해 문서화되지 않은 파이프라인 세부 사항을 역설계함으로써 이루어지며, 실행 유닛, 포트 제약 조건, 자원 경쟁과 같은 핵심 파이프라인 구성 요소를 모델링하여 기존 최고 수준의 도구보다 10배 이상 높은 예측 정확도를 달성한다. 이는 지난 10년간 출시된 모든 인텔 코어 마이크로아키텍처를 지원한다.

ABSTRACT

Tools to predict the throughput of basic blocks on a specific microarchitecture are useful to optimize software performance and to build optimizing compilers. In recent work, several such tools have been proposed. However, the accuracy of their predictions has been shown to be relatively low. In this paper, we identify the most important factors for these inaccuracies. To a significant degree these inaccuracies are due to elements and parameters of the pipelines of recent CPUs that are not taken into account by previous tools. A primary reason for this is that the necessary details are often undocumented. In this paper, we build more precise models of relevant components by reverse engineering using microbenchmarks. Based on these models, we develop a simulator for predicting the throughput of basic blocks. In addition to predicting the throughput, our simulator also provides insights into how the code is executed. Our tool supports all Intel Core microarchitecture generations released in the last decade. We evaluate it on an improved version of the BHive benchmark suite. On many recent microarchitectures, its predictions are more accurate than the predictions of state-of-the-art tools by more than an order of magnitude.

연구 동기 및 목표

• 최근 인텔 마이크로아키텍처에서 기본 블록 스루풋을 예측하는 데 있어 기존 도구의 낮은 정확도 문제를 해결한다.
• 예측 오류를 유발하는 이전에 문서화되지 않은 파이프라인 특성—예를 들어 포트 제약 조건과 자원 공유—를 식별하고 모델링한다.
• 높은 정밀도로 스루풋을 예측할 뿐 아니라 저수준 실행 동작에 대한 통찰을 제공하는 시뮬레이터를 개발한다.
• 지난 10년간 출시된 모든 인텔 코어 마이크로아키텍처를 지원하여 광범위한 적용 가능성을 확보한다.
• 정확한 저수준 성능 모델링을 통해 컴파일러 최적화 및 성능 튜닝을 향상시킨다.

제안 방법

• 문서화되지 않은 동작을 밝혀내기 위해 최근 인텔 마이크로아키텍처의 핵심 파이프라인 구성 요소를 맞춤형 마이크로벤치마크를 사용해 역설계한다.
• 통제된 조건에서 지시어 수준 성능를 측정함으로써 실행 유닛, 포트, 자원 경쟁에 대한 세부 모델을 구축한다.
• 목표 마이크로아키텍처에서 기본 블록의 실행을 모방하는 사이클 정밀 시뮬레이터에 이러한 모델을 통합한다.
• 지시어 스케줄링, 자원 할당, 파이프라인 위험 요소를 시뮬레이션하여 스루풋을 예측한다.
• BHive 벤치마크 세트의 향상된 버전에서의 측정 결과와 예측 결과를 비교하여 모델의 정확도를 검증한다.
• 시뮬레이션 중 포트 사용량, 자원 충돌, 지시어 수준의 종속성을 추적함으로써 실행에 대한 통찰을 노출한다.

실험 결과

연구 질문

• RQ1 최근 인텔 마이크로아키텍처의 문서화되지 않은 파이프라인 기능 중 기존 스루풋 예측 도구의 정확도를 가장 크게 떨어뜨리는 요소는 무엇인가?
• RQ2 역설계된 마이크로벤치마크가 실행 유닛 행동 및 포트 제약 조건의 정확한 모델을 얼마나 잘 재구성할 수 있는가?
• RQ3 세부 파이프라인 모델링을 포함함으로써 기존 도구에 비해 스루풋 예측 정확도가 얼마나 향상되는가?
• RQ4 제안된 시뮬레이터가 지난 10년간 출시된 모든 인텔 코어 마이크로아키텍처에 일반화될 수 있는가?
• RQ5 시뮬레이터의 내부 상태 분석을 통해 저수준 실행 동작에 대한 어떤 통찰을 도출할 수 있는가?

주요 결과

• 이전 도구의 정확도 저하의 주요 원인은 포트 수준의 제약 조건과 자원 공유 행동과 같은 문서화되지 않은 파이프라인 기능의 누락이다.
• 역설계된 모델은 이전에 고려되지 않았던 핵심 파이프라인 세부 정보—포트 경쟁 및 실행 유닛 제약 조건—을 성공적으로 포착한다.
• 이 시뮬레이터는 최근 여러 인텔 마이크로아키텍처에서 기존 최고 수준의 도구보다 10배 이상 높은 정확도로 스루풋 예측을 달성한다.
• 이 도구는 지난 10년간 출시된 모든 인텔 코어 마이크로아키텍처를 지원하여 광범위한 호환성과 실용적 유용성을 확보한다.
• 스루풋 예측을 넘어서, 포트 사용량과 자원 충돌과 같은 지시어 수준의 실행에 대한 실질적인 통찰을 제공함으로써 저수준 성능 분석에 기여한다.