[论文解读] Hardware Implementation of Spiking Neural Networks Using Time-To-First-Spike Encoding

Seongbin Oh, Dongseok Kwon+7 more|arXiv (Cornell University)|Jun 9, 2020

Advanced Memory and Neural Computing参考文献 48被引用 16

一句话总结

本文提出一种硬件高效的脉冲神经网络（SNN），采用首次脉冲时间（TTFS）编码，其中信息通过首个脉冲的延迟进行编码。所提出的SNN在MNIST数据集上通过时间反向传播实现96.90%的准确率，相较于在256个时间步长下的速率编码SNN，功耗降低15.12倍，推理速度提升5.68倍，通过SPICE仿真验证，采用NOR型模拟存储器和具备不应期感知的神经元电路。

ABSTRACT

Hardware-based spiking neural networks (SNNs) are regarded as promising candidates for the cognitive computing system due to low power consumption and highly parallel operation. In this work, we train the SNN in which the firing time carries information using temporal backpropagation. The temporally encoded SNN with 512 hidden neurons showed an accuracy of 96.90% for the MNIST test set. Furthermore, the effect of the device variation on the accuracy in temporally encoded SNN is investigated and compared with that of the rate-encoded network. In a hardware configuration of our SNN, NOR-type analog memory having an asymmetric floating gate is used as a synaptic device. In addition, we propose a neuron circuit including a refractory period generator for temporally encoded SNN. The performance of the 2-layer neural network consisting of synapses and proposed neurons is evaluated through circuit simulation using SPICE. The network with 128 hidden neurons showed an accuracy of 94.9%, a 0.1% reduction compared to that of the system simulation of the MNIST dataset. Finally, the latency and power consumption of each block constituting the temporal network is analyzed and compared with those of the rate-encoded network depending on the total time step. Assuming that the total time step number of the network is 256, the temporal network consumes 15.12 times lower power than the rate-encoded network and can make decisions 5.68 times faster.

研究动机与目标

• 开发适用于认知计算的低功耗、高速硬件实现脉冲神经网络（SNN）。
• 研究TTFS编码SNN相较于速率编码SNN在器件失配下的鲁棒性。
• 设计一种带有不应期生成器的定制神经元电路，以提升时间编码的保真度。
• 通过SPICE仿真评估TTFS基SNN在功耗、延迟与准确率之间的权衡。
• 通过使用具有非对称浮置栅极的NOR型模拟存储器，展示硬件实现的可行性。

提出的方法

• SNN采用时间反向传播训练网络，其中信息编码于神经元的首个脉冲时间。
• 设计了一种带有不应期生成器的定制神经元电路，以更精确地模拟生物脉冲时间特性。
• 突触权重采用具有非对称浮置栅极的NOR型模拟存储器实现，支持非易失性存储与模拟权重更新。
• 采用两层网络架构（128个隐含神经元）在SPICE中进行仿真，以评估功耗、延迟与准确率。
• 在相同条件下与速率编码SNN进行性能对比，总时间步长设定为256。
• 对TTFS与速率编码SNN在器件失配影响下的准确率变化进行定量比较。

实验结果

研究问题

• RQ1 在相同的训练与硬件约束下，TTFS编码SNN的准确率与速率编码SNN相比如何？
• RQ2 器件失配对TTFS编码SNN与速率编码SNN的推理准确率分别产生何种影响？
• RQ3 相较于速率编码SNN，TTFS编码SNN在多大程度上可降低功耗并提升推理速度？
• RQ4 在神经元电路中引入不应期生成器对TTFS编码SNN的性能有何影响？
• RQ5 采用NOR型模拟存储器的硬件优化SNN是否能在保持低功耗与高速的同时实现高准确率？

主要发现

• 采用512个隐含神经元的TTFS编码SNN在MNIST测试集上通过时间反向传播实现96.90%的准确率。
• 在SPICE仿真中，采用128个隐含神经元的硬件优化SNN实现94.9%的准确率，较系统仿真结果下降0.1%。
• 在256个时间步长下，TTFS网络的功耗为速率编码网络的1/15.12。
• 在相同时间步长配置下，TTFS网络的决策速度比速率编码网络快5.68倍。
• 器件失配对TTFS编码SNN的影响小于对速率编码SNN的影响，表明其具有更高的鲁棒性。
• 所提出的带不应期生成的神经元电路在硬件仿真中有效保持了时间编码的保真度。