[论文解读] Unrolled Polar Decoders, Part I: Hardware Architectures.

Pascal Giard, Gabi Sarkis+2 more|arXiv (Cornell University)|May 6, 2015

Error Correcting Code Techniques参考文献 25被引用 7

一句话总结

本文提出了一类基于简化复杂度逐次消除算法的全展开硬件架构，用于极化译码器，在FPGA上实现了超过400 Gbps的编码吞吐量——比现有最先进译码器快两个数量级，同时实现了资源使用与性能之间的灵活权衡。

ABSTRACT

This is the first in a two-part series of papers on unrolled polar decoders. In this paper (Part I), we present a family of architectures for hardware polar decoders using a reduced-complexity successive-cancellation decoding algorithm. The resulting fully-unrolled architectures are capable of achieving a coded throughput in excess of 400 Gbps on an FPGA, two orders of magnitude greater than current state-of-the-art polar decoders. Moreover, the proposed architectures are flexible in a way that makes it possible to explore the trade-off between resource usage and throughput.

研究动机与目标

• 设计高吞吐量、低复杂度的极化译码器硬件架构。
• 在极化译码器实现中实现资源使用与吞吐量之间的灵活权衡。
• 在编码吞吐量方面，实现相对于现有最先进极化译码器的显著性能提升。
• 探索使用简化复杂度逐次消除译码算法实现全展开架构的可行性。

提出的方法

• 本文提出了一类基于简化复杂度逐次消除译码算法的全展开硬件架构，用于极化译码器。
• 通过完全展开译码过程，消除迭代控制逻辑，以最大化吞吐量。
• 对译码算法进行优化，以降低计算复杂度，同时保持高吞吐量。
• 通过可配置参数支持资源利用率与吞吐量之间的权衡。
• 目标平台为FPGA，以展示实时、高吞吐量性能。
• 该方法支持译码阶段的流水线并行处理，实现超过400 Gbps的持续数据速率。

实验结果

研究问题

• RQ1 如何通过硬件展开优化极化译码器架构以实现最大吞吐量？
• RQ2 使用简化复杂度逐次消除算法的全展开极化译码器可实现的吞吐量是多少？
• RQ3 在展开的极化译码器设计中，资源使用与吞吐量之间的权衡程度如何？
• RQ4 与现有最先进极化译码器相比，所提出的架构在性能和效率方面表现如何？

主要发现

• 所提出的展开极化译码器架构在FPGA上实现了超过400 Gbps的编码吞吐量。
• 该吞吐量比当前最先进极化译码器高出两个数量级。
• 通过可配置设计参数，该架构支持资源使用与吞吐量之间的灵活权衡。
• 简化复杂度的逐次消除译码算法在不牺牲译码精度的前提下实现了高吞吐量。
• 全展开设计消除了迭代控制逻辑，实现了持续的高速运行。
• 实现结果证明了在FPGA平台上使用硬件实现超高速极化译码的可行性。