[论文解读] Architecture of a quantum multicomputer optimized for Shor's factoring algorithm

Van Meter, Rodney Doyle+2 more|arXiv (Cornell University)|Sep 21, 2006

Quantum Computing Algorithms and Architecture参考文献 17被引用 32

一句话总结

本文提出一种基于qubus互连的优化量子多计算机架构，以加速Shor因数分解算法，特别针对模指数运算步骤。通过引入新算法，将电路深度从O(n³)降低至O(n log²n)或O(n² log n)，在6,000位因数分解中实现高达一百万倍的速度提升，且通过纠错机制确保在1%量子隐形传态失败率下的鲁棒性。

ABSTRACT

The quantum multicomputer consists of a large number of small nodes and a qubus interconnect for creating entangled state between the nodes. The primary metric chosen is the performance of such a system on Shor's algorithm for factoring large numbers: specifically, the quantum modular exponentiation step that is the computational bottleneck. This dissertation introduces a number of optimizations for the modular exponentiation. My algorithms reduce the latency, or circuit depth, to complete the modular exponentiation of an n-bit number from O(n^3) to O(n log^2 n) or O(n^2 log n), depending on architecture. Calculations show that these algorithms are one million times and thirteen thousand times faster, when factoring a 6,000-bit number, depending on architecture. Extending to the quantum multicomputer, five different qubus interconnect topologies are considered, and two forms of carry-ripple adder are found to be the fastest for a wide range of performance parameters. The links in the quantum multicomputer are serial; parallel links would provide only very modest improvements in system reliability and performance. Two levels of the Steane [[23,1,7]] error correction code will adequately protect our data for factoring a 1,024-bit number even when the qubit teleportation failure rate is one percent.

研究动机与目标

• 设计一种可扩展的量子多计算机架构，以高效执行Shor因数分解算法。
• 降低Shor算法中占主导运行时间的量子模指数运算的计算瓶颈。
• 评估并优化分布式量子系统中互连拓扑结构与加法器设计，以提升性能与可靠性。
• 在真实误差率下，利用嵌套Steane码实现大规模因数分解的容错性。

提出的方法

• 采用qubus互连实现分布式节点间的长程纠缠，支持可扩展的量子计算。
• 设计优化的量子电路，利用先进的算术算法将模指数运算的电路深度从O(n³)降低至O(n log²n)或O(n² log n)。
• 评估五种qubus互连拓扑结构，并识别出在多种性能参数下表现最快的两种全加器变体。
• 将串行链路建模为最优选择，因为并行链路在可靠性与性能方面仅带来微小提升。
• 对计算过程中的量子比特应用两层[[23,1,7]]Steane码，确保1,024位因数分解的容错性。

实验结果

研究问题

• RQ1 在面向Shor算法的量子多计算机中，何种互连拓扑结构可最小化延迟？
• RQ2 如何将大n值下的量子模指数运算电路深度降低至O(n³)以下？
• RQ3 在量子多计算机架构中，串行链路与并行链路之间的性能权衡为何？
• RQ4 在大规模因数分解过程中，双层Steane码对1%量子比特隐形传态失败率的防护效果如何？
• RQ5 在不同系统参数下，哪种加法器架构能为模指数运算提供最快执行速度？

主要发现

• 所提出的算法将模指数运算的电路深度降低至O(n log²n)或O(n² log n)，显著提升可扩展性。
• 对于6,000位的数，优化后的架构相比O(n³)基线实现高达一百万倍的速度提升。
• 在多计算机环境中，两种形式的全加器被识别为在广泛性能参数下速度最快。
• 串行链路优于并行链路，且并行化在可靠性与性能方面仅带来适度提升。
• 两层[[23,1,7]]Steane码提供了足够的纠错保护，即使在1%量子比特隐形传态失败率下，仍可成功分解1,024位数。