[論文レビュー] Fault-Tolerant One-Bit Addition with the Smallest Interesting Colour Code

Yang Wang, Selwyn Simsek+10 more|arXiv (Cornell University)|Sep 18, 2023

Quantum Computing Algorithms and Architecture参考文献 16被引用数 5

ひとこと要約

この論文は、Quantinuum H1-1量子コンピュータ上で、[[8,3,2]]カラーブロック符号を用いて、誤り耐性のある1ビット加算を実装している。非アービトラリィなCNOTゲートを36個にまで削減し、トランスバーサル非アービトラリィゲートと低コストの状態準備を活用することで、エラーに弱い2キュービットゲートの数を最小限に抑えている。論理的エラー率は約1.1×10⁻³にまで低下し、非符号化回路の約9.5×10⁻³と比べて顕著に改善されており、最小限のコストで誤り耐性を実現する実用的な道筋を示している。

ABSTRACT

Fault-tolerant operations based on stabilizer codes are the state of the art in suppressing error rates in quantum computations. Most such codes do not permit a straightforward implementation of non-Clifford logical operations, which are necessary to define a universal gate set. As a result, implementations of these operations must either use error-correcting codes with more complicated error correction procedures or gate teleportation and magic states, which are prepared at the logical level, increasing overhead to a degree that precludes near-term implementation. In this work, we implement a small quantum algorithm, one-qubit addition, fault-tolerantly on the Quantinuum H1-1 quantum computer, using the [[8,3,2]] colour code. By removing unnecessary error-correction circuits and using low-overhead techniques for fault-tolerant preparation and measurement, we reduce the number of error-prone two-qubit gates and measurements to 36. We observe arithmetic errors with a rate of $\sim 1.1 imes 10^{-3}$ for the fault-tolerant circuit and $\sim 9.5 imes 10^{-3}$ for the unencoded circuit.

研究の動機と目的

• 近い将来の量子ハードウェアにおいて、最小限のコストで誤り耐性のある量子アルゴリズムを実装すること。
• 表面コードやマジック状態の精製に基づく従来の誤り耐性プロトコルの高いコストを是正すること。
• 小さなカラーブロック符号におけるトランスバーサル非アービトラリィゲートが、効率的な誤り耐性計算を可能にすることを示すこと。
• 不要なエラー補正ガジェットを省略し、後選別と低コストの状態準備を用いることで、論理的エラー率を低減すること。

提案手法

• 3つの論理キュービットをエンコードするために[[8,3,2]]カラーブロック符号が用いられ、論理的CCZゲートのトランスバーサル実装が可能になった。
• 誤り耐性のあるクリフォード操作は、論理キュービットの入れ替えと単一キュービット回転によって実装された。
• 初期段階では非誤り耐性の状態準備が行われ、その後、最小限のCNOTコストでフラッグベースのシンディーム測定が実施された。
• 誤り補正を連続する誤り耐性操作の間に省略することで、回路の深さとエラーに弱いゲートの数を削減した。
• 論理的状態準備と測定の段階で後選別が適用され、完全なエラー補正なしにエラーの伝搬を抑制した。
• Quantinuum H1-1ハードウェア上で効率的に実装できるように、CNOT数を最小限に抑えるコンactなキュービットレイアウトが設計された。

Figure 12: Teleportation-based logical circuit for performing two Hadamard gates simultaneously. Operations in dashed boxes can be implemented using fault-tolerant subcircuits.

実験結果

リサーチクエスチョン

• RQ1 小さなカラーブロック符号を用いて、最小限のコストで誤り耐性のある量子計算を達成できるか？
• RQ2 誤り耐性操作の間にエラー補正ガジェットを省略すると、論理的エラー率にどのような影響を与えるか？
• RQ3 後選別とトランスバーサル非アービトラリィゲートを用いることで、近い将来の装置におけるマジック状態の精製の必要性を低減できるか？
• RQ4 低コストの状態準備と測定が、小さな論理的符号における論理的エラー率に与える影響は何か？
• RQ5 全結合接続性とコンactなレイアウトは、誤り耐性プロトコルにおける擬似閾値を向上させられるか？

主な発見

• 誤り耐性のある1ビット加算回路は、論理的エラー率を約1.1×10⁻³にまで低下させ、非符号化回路の9.5×10⁻³と比べて顕著な改善を示した。
• 実装にはたった36個の2キュービットゲートで済ませられ、エラーに弱い操作を最小限に抑え、回路の深さも削減した。
• トランスバーサルCCZゲートの使用により、マジック状態の精製の必要がなくなり、表面コード手法と比べてコストを削減した。
• 状態準備と測定段階での後選別により、エラーの伝搬が抑制されたが、条件付き受容による約10%のコスト増はあった。
• 操作の間にエラー補正ガジェットを省略しても誤り耐性が保たれたため、閾値動作のためには常にガジェットが必要ではないことが示唆された。
• このプロトコルは、高精度な輸送と単一キュービットゲートに依存しており、通常のエラープロファイルとは逆転し、最もエラーに弱いゲート（CNOT、CCZ）が誤り耐性で実装された。

Figure 13: Physical circuit corresponding to Fig. 12 , with fault-tolerant subcircuits in dashed boxes.