[論文レビュー] Quantum circuit optimization by topological compaction in the surface code

Adam Paetznick, Austin G. Fowler|arXiv (Cornell University)|Apr 9, 2013

Quantum Computing Algorithms and Architecture参考文献 45被引用数 21

ひとこと要約

この論文は、表面コードにおけるトポロジカルコンパクト化を用いて、固定された2次元量子ビット格子上での計算時間を最小化する、耐故障性を持つ量子回路最適化手法を提案する。2つのヒューリスティックアルゴリズム—フォース・ディレクテッド法とシミュレーテッド・アニーリング—を導入し、バーティカルなブレードをトポロジカルに変形することで、時空のオーバーヘッドを低減し、小規模な例では顕著なコンパクト化を達成している。

ABSTRACT

The fragile nature of quantum information limits our ability to construct large quantities of quantum bits suitable for quantum computing. An important goal, therefore, is to minimize the amount of resources required to implement quantum algorithms, many of which are serial in nature and leave large numbers of qubits idle much of the time unless compression techniques are used. Furthermore, quantum error-correcting codes, which are required to reduce the effects of noise, introduce additional resource overhead. We consider a strategy for quantum circuit optimization based on topological deformation in the surface code, one of the best performing and most practical quantum error-correcting codes. Specifically, we examine the problem of minimizing computation time on a two-dimensional qubit lattice of arbitrary, but fixed dimension, and propose two algorithms for doing so.

研究の動機と目的

• エラー補正と幾何的制約による高コストなリソースオーバーヘッドの課題に対処すること。
• 固定サイズの2次元量子ビット格子上での耐故障性を維持しつつ、量子回路の計算時間（高さ）を最小化すること。
• 局所性とトポロジーを考慮した自動的でグローバルな最適化手法を開発し、手作業による個別ケースごとの回路再書き換えを回避すること。
• 格子境界内でのトポロジカルブレードのコンパクト化により、近隣相互作用アーキテクチャへの効率的なマッピングを可能にすること。
• 多くの既存手法が手作業または耐故障性を欠いているのに対し、スケーラブルで耐故障性を持つ代替手法を提供すること。

提案手法

• 耐故障性量子回路を表面コード内での変形可能なトポロジカルオブジェクトとして扱い、時空においてブレードを変形することで回路をコンパクト化する。
• x, y, z座標それぞれについて重み付き有向グラフをモデル化し、ノードの位置を境界ノードからの最長経路アルゴリズムによって計算する。
• 空間的依存関係（例：x_i ≤ x_j + d_ij）を制約グラフで符号化し、最適化中に効率的なオンライン更新とサイクル検出を可能にする。
• 重力と張力の物理的アナロジーを模したフォース・ディレクテッド法を用い、反復的に量子ビット演算をコンパクトな配置へ再配置する。
• 温度スケジュールを用いたシミュレーテッド・アニーリングを適用し、x, y, z方向のバウンディングボックスサイズを小さくする移動を優遇する。
• 段階的なコスト関数を採用：まずx方向のバウンディングボックスを最小化し、次にy方向、最後に高さを最小化することで、回路が固定格子寸法内に収まるように保証する。

実験結果

リサーチクエスチョン

• RQ1 固定された2次元量子ビット格子上での耐故障性を保ちつつ、表面コードにおけるトポロジカル変形を用いて量子回路をコンパクトに表現できるか？
• RQ2 フォース・ディレクテッド法やシミュレーテッド・アニーリングといったヒューリスティックアルゴリズムは、表面コードブレードの計算時間（高さ）をどれほど効果的に最小化できるか？
• RQ3 グローバル回路最適化により、標準的なブレード表現と比較して、時空オーバーヘッドをどの程度低減できるか？
• RQ4 幾何的制約下でのブレードコンパクト化はNP完全であるとされるが、その仮説を支持する根拠は何か？
• RQ5 非トポロジカルなブレード恒等式を自動最適化ツールに統合することで、リソース効率をさらに向上できるか？

主な発見

• 提案されたフォース・ディレクテッド法およびシミュレーテッド・アニーリング法は、固定された2次元量子ビット格子内での量子回路のコンパクト化に成功し、時空オーバーヘッドを低減した。
• 制約グラフにより、最適化中における効率的なオンライン更新と妥当性チェックが可能となり、重みの符号反転後にダイクストラ法を用いた線形時間の最長経路計算が実現された。
• 表面コード内での動作により耐故障性が保証され、さまざまな近隣相互作用アーキテクチャへの直接マッピングが可能となった。
• 小規模な例では、標準的なブレード表現と比較して顕著なコンパクト化改善が確認されたが、正確な定量的指標は報告されていない。
• 著者らは、VLSI配置問題やコンテナ積み込み問題との類似性に基づき、ブレードコンパクト化がNP完全であると推測している。
• 本手法は拡張可能であり、遺伝的アルゴリズムやハイブリッド最適化戦略などの追加技術の統合によってさらなる向上が期待できる。