[논문 리뷰] A 26 ps RMS time-to-digital converter core for Spartan-6 FPGAs

Sébastien Bourdeauducq|arXiv (Cornell University)|2013. 03. 27.

Advancements in PLL and VCO TechnologiesEngineering참고 문헌 3인용 수 16

한 줄 요약

이 논문은 프로세스 변동을 위한 스타트업 캘리브레이션과 전압 및 온도 변동을 보완하기 위해 레지스트리 온저니 온도 추적을 통한 온라인 캘리브레이션을 갖춘 캐리 체인 기반 지연선을 사용하여 스파르탄-6 FPGAs에 26 ps RMS 정밀도 시간-디지털 변환기(TDC) 코어를 구현한다. 이 설계는 사파이클 내부 해상도를 달성하고 사라짐이 없으며, LGPL 하에 자유롭게 이용 가능하다.

ABSTRACT

We have designed, implemented and tested a time-to-digital converter core in a low-cost Spartan-6 FPGA. Our design exploits the finite propagation speed in carry chains to realize a delay line in which the propagation distance of the incoming signal's edges is measured using hundreds of taps. This technique enables the core to reach a precision far better than the minimum switching period of the FPGA flip-flops. To compensate for process, voltage and temperature (PVT) effects, our design uses a combination of two techniques: startup calibration and online calibration. The startup calibration uses a statistical method to estimate the delay between the taps of the delay line and helps eliminate the effect of process variations. The online calibration, which takes place without disruption of the core's operation, uses a ring oscillator whose frequency instability is measured and used to compensate for subsequent voltage and temperature effects on the delay line. Our tests show that our design reaches a precision of 26 ps RMS over a temperature range of 37C to 48C.

연구 동기 및 목표

• FPGA 기반 타이밍 시스템, 특히 입자물리학 응용에 사용하기 위한 고정밀도, 저비용 TDC 코어 설계.
• 이전의 FPGA 기반 TDC의 한계, 즉 캘리브레이션 중 사라짐과 입력 신호 통계에 대한 민감성 문제를 해결.
• 실시간으로 전압 및 온도 변화를 보완하는 지속적이고 방해 없는 캘리브레이션을 가능하게 하기.
• 재현성과 통합을 위해 LGPL 하에 자유로운 VHDL 코드를 제공하는 완전한 오픈소스 솔루션을 구현.
• 고비용 상용 TDC 칩을 피하고 저비용 스파르탄-6 FPGAs만을 사용하여 피코초 이하의 해상도를 달성하기.

제안 방법

• TDC는 스파르탄-6 FPGAs의 CARRY4 프리미티브를 사용해 만든 탭핑된 지연선을 기반으로 하며, 각 탭에서 D 플립플롭 샘플링을 통해 신호 전파 시간을 측정.
• 스타트업 캘리브레이션 과정은 균일한 확률의 전이 신호를 사용하여 원시 타임스탬프 히스토그램을 구축하고, 탭 지연 추정에 기반한 LUT 생성을 가능하게 한다.
• 온라인 캘리브레이션은 지연선 근처에 위치한 레지스트리 온저니 온저니를 사용하며, 주파수 변동을 측정하고 이를 선형 보간 및 실시간 LUT 업데이트에 활용.
• 타임스탬프는 사이클 수와 캘리브레이션된 LUT에서 얻은 분수 시간의 조합으로 계산되며, 사용자 정의 오프셋 지원 기능을 포함.
• 시스템은 상승 에지 및 하강 에지 시간 측정을 모두 측정하며, 극성 출력을 통해 이를 구분한다.
• 정밀도 평가를 위해 서로 다른 길이의 두 케이블을 사용한 차등 측정을 실시하여 공통 모드 노이즈에서 발생하는 제트를 분리.

실험 결과

연구 질문

• RQ1 표준 프리미티브와 오픈소스 설계만을 사용하여 저비용 스파르탄-6 FPGAs에 고정밀도 TDC를 구현할 수 있는가?
• RQ2 FPGA의 캐리 체인에서 발생하는 PVT에 의한 지연 변동을 사라짐 없이 효과적으로 보완할 수 있는가?
• RQ3 레지스트리 온저니 주파수 추적 기반의 온라인 캘리브레이션은 온도 및 전압 변동에 걸쳐 30 ps 이내의 RMS 해상도를 달성할 수 있는가?
• RQ4 예를 들어 약간 오프셋된 클록과 같은 비균일한 캘리브레이션 신호를 사용하면 스타트업 캘리브레이션 히스토그램의 변동성이 감소하는가?
• RQ5 단일 FPGA에서 다수의 채널을 지원하면서도 고스루풋과 저지연을 유지할 수 있는가?

주요 결과

• 37°C에서 48°C의 온도 범위 동안 26 ps RMS 제트를 달성하여 PVT 변동 조건에서도 높은 정밀도를 입증.
• 2ns 및 4ns 케이블을 사용한 차등 측정 결과 표준편차가 37 ps로 측정되어, 독립적인 가우시안 노이즈를 가정할 경우 채널당 26 ps RMS 제트를 유추.
• 온라인 캘리브레이션은 온도 및 전압 변동을 효과적으로 추적하며, 고온에서 스타트업 캘리브레이션만을 사용하는 경우보다 LUT 불일치를 감소시킴.
• 온라인 캘리브레이션 시스템은 서로 다른 온도에서 캘리브레이션된 LUT 간의 차이를 동일한 온도에서 실시한 두 개의 동일한 스타트업 캘리브레이션 간의 변동 수준 이하로 줄임.
• 코어는 낮은 지연(6개 시스템 클럭 사이클)과 높은 스루풋을 보이며, 이벤트당 최대 3 사이클의 사라짐만을 유발하며, 소수의 아키텍처 변경으로 1 사이클로 줄일 수 있음.
• 공유 캘리브레이션 논리와 함께 단일 FPGA(예: XC6SLX45T)에서 다수의 채널을 지원하여 확장 가능하고 비용 효율적인 다중 채널 타이밍 시스템을 가능하게 함.