[논문 리뷰] A 6bit, 1.2GSps Low-Power Flash-ADC in 0.13$\mu$m Digital CMOS

Christoph Sandner, Martin Clara외 3명|arXiv (Cornell University)|2007. 10. 25.

Analog and Mixed-Signal Circuit Design참고 문헌 3인용 수 16

한 줄 요약

이 논문은 0.13µm 디지털 CMOS 공정에서 캐패시티브 인터폴레이션을 사용하여 6비트, 1.2 GSps의 플래시 ADC를 구현하였으며, 저전력 소비(1.2 GSps에서 160mW)와 높은 에너지 효율성을 달성하였다. 이 설계는 기준 저항 래퍼를 제거하고 암시적 샘플링 앤 홀딩을 가능하게 하여 입력 용량이 단지 400fF에 불과하며, 600MSps에서 기록적인 1.5pJ/convstep의 Figure-of-Merit를 달성하였다.

ABSTRACT

A 6bit flash-ADC with 1.2GSps, wide analog bandwidth and low power, realized in a standard digital 0.13 $\\mu$m CMOS copper technology is presented. Employing capacitive interpolation gives various advantages when designing for low power: no need for a reference resistor ladder, implicit sample-and-hold operation, no edge effects in the interpolation network (as compared to resistive interpolation), and a very low input capacitance of only 400fF, which leads to an easily drivable analog converter interface. Operating at 1.2GSps the ADC achieves an effective resolution bandwidth (ERBW) of 700MHz, while consuming 160mW of power. At 600MSps we achieve an ERBW of 600MHz with only 90mW power consumption, both from a 1.5V supply. This corresponds to outstanding Figure-of-Merit numbers (FoM) of 2.2 and 1.5pJ/convstep, respectively. The module area is 0.12mm^2.

연구 동기 및 목표

• 표준 디지털 CMOS 공정에 통합 가능한 고속, 저전력 플래시 ADC를 설계하기 위해.
• 기존의 저항 기반 기준 래퍼 네트워크의 한계를 극복하기 위해, 예를 들어 고전력 소비와 큰 면적 요구 등을 해결하기 위해.
• 전력 소비와 입력 용량을 최소화하면서도 높은 유효 해상도 대역폭(ERBW)을 확보하기 위해.
• 입력 용량을 줄여서 구동이 용이한 아날로그 인터페이스를 가능하게 하기 위해.
• 1.5V 이하의 공급 전압에서 경쟁 가능한 Figure-of-Merit (FoM) 성능을 입증하기 위해.

제안 방법

• 기존의 저항 기반 기준 래퍼를 대체하기 위해 캐패시티브 인터폴레이션을 적용하여, 전류 제한 기반 기준 저항의 필요성을 제거하였다.
• 캐패시티브 인터폴레이션 네트워크는 샘플링 단계 동안 기준 전압을 저장함으로써 암시적 샘플링 앤 홀딩 功能을 제공한다.
• 이 설계는 매우 낮은 입력 용량 400fF를 달성하여 입력 신호의 구동 요구 사항을 크게 감소시켰다.
• ADC는 1.5V 공급 전압에서 1.2 GSps로 동작하며, 유효 해상도 대역폭(ERBW)이 700MHz에 도달한다.
• 표준 제조 공정에 적합한 디지털 CMOS 공정을 활용하고 최적화된 회로 설계를 통해 전력 소비를 최소화하였다.
• 아키텍처는 표준 0.13µm CMOS 공정에서 제작되어 고집적도와 저면적(0.12mm²)을 확보하였다.

실험 결과

연구 질문

• RQ1 캐패시티브 인터폴레이션은 플래시 ADC에서 저항 기반 기준 래퍼를 효과적으로 대체할 수 있는가? 전력과 면적을 줄일 수 있는가?
• RQ2 고속 플래시 ADC에서 캐패시티브 기법을 사용하여 입력 용량을 얼마나 줄일 수 있는가?
• RQ3 표준 디지털 CMOS 공정에서 1.2 GSps에서 6비트 플래시 ADC의 실현 가능한 에너지 효율성(FoM)은 얼마인가?
• RQ4 저항 기반 방법과 비교하여 캐패시티브 인터폴레이션은 신호 무결성과 에지 효과에 어떤 영향을 미치는가?
• RQ5 디지털 CMOS 공정에서 저전력 소비로 고속 샘플링 속도에서 높은 유효 해상도 대역폭(ERBW)을 유지할 수 있는가?

주요 결과

• ADC는 1.2 GSps에서 전력 소비 160mW로 유효 해상도 대역폭(ERBW)이 700MHz에 도달하였다.
• 600MSps에서 ERBW는 600MHz에 도달하였고 전력 소비는 단지 90mW로, Figure-of-Merit (FoM)는 1.5pJ/convstep을 기록하였다.
• 입력 용량은 단지 400fF로 줄여 매우 구동이 용이한 아날로그 인터페이스를 가능하게 하였다.
• 모서리 효과(edge effects)를 제거하고 기준 저항 래퍼의 필요성을 없애_LAYOUT 단순화와 전력 감소를 달성하였다.
• 모듈은 단지 0.12mm²의 면적을 차지하여 높은 면적 효율성을 입증하였다.
• 0.13µm 디지털 CMOS 공정은 디지털 논리와의 완전한 통합과 저비용 제조를 가능하게 하였다.