[논문 리뷰] A Post-Silicon Trace Analysis Approach for System-on-Chip Protocol Debug

Yuting Cao, Hao Zheng외 2명|arXiv (Cornell University)|2020. 05. 06.

VLSI and Analog Circuit Testing참고 문헌 14인용 수 4

한 줄 요약

이 논문은 레이블이 부여된 페트리 네트워크(LPNs)를 사용하여 시스템 수준 프로토콜 실행을 노이즈가 많고 부분적으로 관측된 실리콘 트레이스에서 재구성하는 최적화된 포스트실리콘 트레이스 분석 방법을 제안한다. 순서가 지정된 프로토콜 실행 시나리오와 커뮤니케이션 중심의 트레이스 신호 선택 프레임워크를 도입함으로써, 오류 검출 정확도와 효율성이 향상되어 가짜 경고를 줄이고 복잡한 SoC 설계에서 근본 원인 규명이 가능해지며, 최소한의 인스트루멘테이션 오버헤드를 유발한다.

ABSTRACT

Reconstructing system-level behavior from silicon traces is a critical problem in post-silicon validation of System-on-Chip designs. Current industrial practice in this area is primarily manual, depending on collaborative insights of the architects, designers, and validators. This paper presents a trace analysis approach that exploits architectural models of the system-level protocols to reconstruct design behavior from partially observed silicon traces in the presence of ambiguous and noisy data. The output of the approach is a set of all potential interpretations of a system's internal executions abstracted to the system-level protocols. To support the trace analysis approach, a companion trace signal selection framework guided by system-level protocols is also presented, and its impacts on the complexity and accuracy of the analysis approach are discussed. That approach and the framework have been evaluated on a multi-core system-on-chip prototype that implements a set of common industrial system-level protocols.

연구 동기 및 목표

• 실리콘 트레이스가 노이즈가 많고 손실이 있으며 부분적으로 관측 가능한 포스트실리콘 시스템온칩(SoC) 검증에서 복잡한 다중 프로토콜 상호작용을 디버깅하는 과제를 해결하기 위해.
• 순서 정보가 없는 수천 개의 모호한 프로토콜 시나리오를 생성하는 기존 수동적이고 순위가 없는 재구성 방법의 한계를 극복하기 위해.
• 동시 실행되는 프로토콜 실행 간의 순서 관계를 포괄하는 트레이스 분석 방법을 개발하여 근본 원인 규명을 향상시키기 위해.
• 분석 복잡성과 정확도에 미치는 영향을 고려하여 Cmd, Sid, Tag와 같은 신호를 우선순위에 따라 선택하는 커뮤니케이션 중심의 트레이스 신호 선택 프레임워크를 설계하기 위해.
• 산업 표준 시스템 수준 프로토콜을 구현한 실제 다중 코어 SoC 프로토타입을 대상으로 방법을 평가하기 위해.

제안 방법

• IP 블록 간 메시지 플로우를 모델링하기 위해 레이블이 부여된 전이를 프로토콜 이벤트로 나타내는 레이블이 부여된 페트리 네트워크(LPNs)를 사용하여 시스템 수준 프로토콜을 형식화하기 위해.
• 관측된 신호에서 유도된 제약 조건을 포함한 LPN 기반 상태 공간 탐색을 통해 부분적으로 관측된 실리콘 트레이스에서 가능한 모든 프로토콜 실행 시나리오를 재구성하기 위해.
• 동시 실행되는 프로토콜 인스턴스 간의 교차 실행과 순서를 명시적으로 표현하는 새로운 형태의 실행 시나리오를 도입하기 위해.
• 관측 데이터 및 신호 선택과의 일관성에 기반하여 재구성된 시나리오의 품질을 순위 매기고 평가하기 위한 정량적 지표를 개발하기 위해.
• 시스템 수준 프로토콜 의미론에 따라 유도되는 트레이스 신호 선택 프레임워크를 제안하여, 분석 복잡성과 정확도에 미치는 영향을 고려해 Cmd, Sid, Tag와 같은 신호를 우선순위에 따라 선택하기 위해.
• 다중 코어 SoC 프로토타입에서 신호 선택 전략(S2–S4 등)을 평가하여 트레이스 크기, 런타임, 메모리 사용량, 재구성 정밀도 간의 상호 관계를 분석하기 위해.

실험 결과

연구 질문

• RQ1 노이즈가 많고 부분적으로 관측된 실리콘 트레이스에서 최소한의 수동 작업으로 시스템 수준 프로토콜 실행을 어떻게 재구성할 수 있는가?
• RQ2 모호성 존재 하에서 재구성된 프로토콜 실행 시나리오의 품질을 순위 매기고 평가하기 위해 어떤 지표를 사용할 수 있는가?
• RQ3 다양한 트레이스 신호 선택 전략이 포스트실리콘 트레이스 분석의 복잡성과 정확도에 어떤 영향을 미치는가?
• RQ4 신호 선택(예: Cmd, Sid, Tag)이 가짜 경고를 줄이고 디버깅 효율성을 향상시키는 데 어떤 역할을 하는가?
• RQ5 최소한의 인스트루멘테이션 비용을 유지하면서도 고정밀도 프로토콜 재구성을 보존할 수 있는 커뮤니케이션 중심의 신호 선택 프레임워크를 설계할 수 있는가?

주요 결과

• 제안된 방법은 관측 가능성 조건이 열악한 상황에서도 정확한 순서 관계를 유지하면서 모든 정확한 프로토콜 실행 시나리오를 성공적으로 재구성한다.
• 브랜치 이벤트를 제외한 신호 선택 S4가 복잡성을 최소화하고 모호한 브랜치 추적 문제를 피함으로써 최상의 결과를 도출하였다.
• Cmd 또는 Sid 신호를 제외하면 분석 정확도가 심각하게 떨어지며, Tag 신호를 생략하는 것은 중간 정도의 부정적 영향을 미치지만 여전히 완료 가능하다.
• 더 세밀한 수준의 신호 선택(예: 고유 또는 공유 이벤트만 추적)은 정확도를 훼손하지 않으면서도 트레이스 크기와 복잡성을 감소시켰으며, 특히 Tag가 포함된 경우에 특히 유리했다.
• 모든 테스트된 신호 선택 전략에서 정확한 플로우 인스턴스 수와 그들의 정확한 순서를 높은 정밀도로 재구성하는 데 성공하였다.
• 함께 제공되는 트레이스 신호 선택 프레임워크는 고정밀도 재구성 정확도를 유지하면서도 런타임과 메모리 사용량을 크게 줄였으며, 실제 SoC 디버깅에서의 실용적 가치를 입증하였다.