[논문 리뷰] An Area-Efficient FPGA Overlay using DSP Block based Time-multiplexed Functional Units

Xiangwei Li, Abhishek Kumar Jain외 2명|arXiv (Cornell University)|2016. 06. 21.

Embedded Systems Design Techniques참고 문헌 15인용 수 13

한 줄 요약

이 논문은 기능 유닛을 여러 커널 연산 간에 공유함으로써 면적 오버헤드를 줄이기 위한 시간분할, DSP 블록 기반의 FPGA 오버레이 아키텍처를 제안한다. 빠른 컨텍스트 스위칭을 지원하는 파이ipel라인화된 아키텍처 인식 기능 유닛의 선형 배열을 사용함으로써, 설계는 FPGA 자원 사용을 최대 85% 감소시키면서도 이론적 최대 주파수 한계에 근접한 성능을 유지도한다.

ABSTRACT

Coarse grained overlay architectures improve FPGA design productivity by providing fast compilation and software-like programmability. Throughput oriented spatially configurable overlays typically suffer from area overheads due to the requirement of one functional unit for each compute kernel operation. Hence, these overlays have often been of limited size, supporting only relatively small compute kernels while consuming considerable FPGA resources. This paper examines the possibility of sharing the functional units among kernel operations for reducing area overheads. We propose a linear interconnected array of time-multiplexed FUs as an overlay architecture with reduced instruction storage and interconnect resource requirements, which uses a fully-pipelined, architecture-aware FU design supporting a fast context switching time. The results presented show a reduction of up to 85% in FPGA resource requirements compared to existing throughput oriented overlay architectures, with an operating frequency which approaches the theoretical limit for the FPGA device.

연구 동기 및 목표

• 각 커널 연산에 전용 기능 유닛이 필요로 하는 스루풋 중심의 FPGA 오버레이에서 발생하는 높은 면적 오버헤드를 줄이기 위해.
• 기능 유닛 공유를 통해 자원 소비를 최소화하여 FPGAs에서 더 큰 계산 커널을 구현할 수 있도록 하기 위해.
• 빠른 컨텍스트 스위칭과 이론적 최대 주파수에 근접한 주파수를 확보함으로써 높은 성능을 유지하기 위해.
• 기존 DSP 블록을 활용하여 스케일러블하고 면적 효율적인 오버레이 아키텍처를 설계하기 위해.
• 시간분할된 기능 유닛이 최소한의 인터커넥트 및 명령어 저장소 오버헤드로 높은 스루풋을 달성할 수 있음을 입증하기 위해.

제안 방법

• 오버레이는 다수의 커널 연산을 지원하기 위해 시간분할된 기능 유닛(FU)의 선형 배열을 사용한다.
• 기능 유닛은 자원 효율성을 극대화하고 고속 작동을 지원하기 위해 FPGA DSP 블록을 사용해 구현한다.
• 완전한 파이ipel라인 설계를 통해 최소한의 지연 간격으로 지속적인 데이터 처리가 가능하다.
• 아키텍처 인식 제어 논리를 통해 컨텍스트 스위칭 오버헤드를 최소화함으로써 빠른 컨텍스트 스위칭을 달성한다.
• 인터커넥트는 선형 토폴로지로 단순화되어 라우팅 및 저장 요구 사항을 감소시킨다.
• FPGA 특화 자원(DSP 블록)을 활용하여 면적을 최소화하고 성능을 극대화한다.

실험 결과

연구 질문

• RQ1 스루풋을 희생시키지 않고도 기능 유닛을 여러 커널 연산 간에 효과적으로 시간분할할 수 있는가?
• RQ2 FPGA 오버레이 아키텍처에서 기능 유닛을 공유함으로써 면적 오버헤드를 얼마나 줄일 수 있는가?
• RQ3 기존의 스루풋 중심 오버레이와 비교할 때 제안된 오버레이는 자원 사용과 주파수에서 어떤가?
• RQ4 시간분할 아키텍처에서 높은 성능을 유지하기 위해 빠른 컨텍스트 스위칭을 달성할 수 있는가?
• RQ5 DSP 기반 시간분할 오버레이에서 면적 효율성과 성능 간의 상호 교환 관계는 어떠한가?

주요 결과

• 제안된 오버레이는 기존의 스루풋 중심 오버레이 아키텍처 대비 FPGA 자원 요구량을 최대 85% 감소시킨다.
• 설계는 대상 FPGA 장치의 이론적 최대 주파수에 근접한 주파수를 달성한다.
• 시간분할된 기능 유닛 아키텍처는 여러 커널 연산 간에 DSP 블록을 효율적으로 공유할 수 있도록 한다.
• 아키텍처 인식 제어 논리를 통해 빠른 컨텍스트 스위칭이 실현되어 성능 저하를 최소화한다.
• 선형 인터커넥트 토폴로지는 인터커넥트 및 명령어 메모리 자원 사용을 크게 감소시킨다.
• 자원 소비가 감소함에 따라 이전의 면적 집약적인 오버레이보다 더 큰 계산 커널을 지원할 수 있다.