[논문 리뷰] Implementing High-Order FIR Filters in FPGAs

P. Födisch, Artsiom Bryksa외 3명|arXiv (Cornell University)|2016. 10. 11.

Digital Filter Design and Implementation참고 문헌 4인용 수 4

한 줄 요약

이 논문은 현대 FPGA에 최적화된 시스톨릭 FIR 필터 아키텍처를 제안하며, 임bedded DSP 블록을 활용하고, 추가 논리가 필요 없이 왼쪽 시프트 연산을 사용하는 새로운 정규화 기법을 도입하여 계수의 동적 범위를 향상시킨다. 이 설계는 최대 526 MHz에서 동작하며 슬라이스 논리 사용률이 1% 미만이어서 높은 성능을 달성했으며, 고차수 필터의 경우 표준 FIR 컴파일러 도구보다 타이밍과 루팅 성능에서 뛰어나다.

ABSTRACT

Contemporary field-programmable gate arrays (FPGAs) are predestined for the application of finite impulse response (FIR) filters. Their embedded digital signal processing (DSP) blocks for multiply-accumulate operations enable efficient fixed-point computations, in cases where the filter structure is accurately mapped to the dedicated hardware architecture. This brief presents a generic systolic structure for high-order FIR filters, efficiently exploiting the hardware resources of an FPGA in terms of routability and timing. Although this seems to be an easily implementable task, the synthesizing tools require an adaptation of the straightforward digital filter implementation for an optimal mapping. Using the example of a symmetric FIR filter with 90 taps, we demonstrate the performance of the proposed structure with FPGAs from Xilinx and Altera. The implementation utilizes less than 1% of slice logic and runs at clock frequencies up to 526 MHz. Moreover, an enhancement of the structure ultimately provides an extended dynamic range for the quantized coefficients without the costs of additional slice logic.

연구 동기 및 목표

• DSP 블록 아키텍처에 비효율적으로 매핑되는 표준 FIR 필터 설계의 문제를 해결하기 위해.
• 고차수 FIR 필터의 루팅 성능과 타이밍을 향상시키기 위해 FPGA 하드웨어 제약 조건에 맞게 필터 아키텍처를 재설계하기 위해.
• 논리 활용도를 증가시키지 않고도 고정점 계수 정밀도를 향상시키기 위해 비트 시프팅 정규화 기법을 사용하기 위해.
• 상용 FIR 컴파일러 도구에 비해 클럭 주파수와 자원 효율성 측면에서 뛰어난 성능을 입증하기 위해.

제안 방법

• 현대 FPGA의 DSP 블록 아키텍처에 직접 매핑되는 시스톨릭 FIR 필터 아키텍처를 설계하여 루팅과 타이밍 장애 요소를 최소화하기 위해.
• 선형 위상 대칭성을 통한 계수 감소를 통한 대칭 FIR 필터 구현으로 다이오드 수를 절반으로 줄이기 위해.
• 입력 샘플에 대해 왼쪽 시프트 연산을 사용한 정규화 단계를 도입하여 고정점 계수의 동적 범위를 증가시키기 위해.
• 시프트 양 $ Q_k' $ 를 Xilinx DSP48E1의 프리어드저 비트 폭(25비트)으로 제한하여 DSP 블록 제약 조건과 호환성을 확보하기 위해.
• 부분 곱의 정렬을 위해 $ 2^{-d_k}S = \mathrm{round}(h_k 2^{b-1+Q_k}) (z^{-k} + z^{-(1+k)})X $ 를 적용하여 정규화를 수행하기 위해.
• Xilinx 및 Altera 도구를 사용하여 설계를 합성하여 논리 활용도, 클럭 주파수, 타이밍 성능 평가하기 위해.

실험 결과

연구 질문

• RQ1 고차수 FIR 필터를 현대 FPGA의 DSP 블록에 효율적으로 매핑하여 논리 사용량을 최소화하고 클럭 주파수를 극대화할 수 있는가?
• RQ2 논리 자원을 증가시키지 않고도 고정점 산술에서 계수의 동적 범위를 향상시킬 수 있는가?
• RQ3 왼쪽 시프트 연산을 통한 정규화가 필터 정밀도와 하드웨어 자원 사용에 어떤 영향을 미치는가?
• RQ4 제안된 시스톨릭 아키텍처는 상용 FIR 컴파일러 도구에 비해 성능과 자원 효율성 측면에서 어떻게 비교되는가?

주요 결과

• 제안된 시스톨릭 FIR 필터는 Xilinx FPGA에서 최대 526 MHz의 클럭 주파수를 달성하여 일반적인 컴파일러 기반 구현보다 뚜렷이 높은 성능을 보였다.
• 설계는 슬라이스 논리 자원의 1% 미만을 사용하여 고차수 필터에 있어 높은 자원 효율성을 입증했다.
• 왼쪽 시프트 정규화를 통한 개선된 아키텍처는 논리 자원 사용량을 증가시키지 않으면서도 정지대 감쇠 성능을 향상시켰다.
• 정규화 기법은 여유 있는 부호 확장 비트를 제거하여 고정점 계수의 효과적 동적 범위를 증가시켜 정밀도를 향상시켰다.
• 비록 정규화 논리가 추가되었음에도 불구하고 핵심 경로 지연을 유지하여 타이밍 성능이 악화되지 않았다.
• 루팅 성능과 최대 달성 가능한 클럭 주파수 측면에서 표준 FIR 컴파일러 도구에 비해 본 연구의 방법이 뛰어난 성능을 보였다.