[논문 리뷰] Parity-Check Polar Coding for 5G and Beyond

Huazi Zhang, Rong Li외 6명|arXiv (Cornell University)|2018. 01. 11.

Error Correcting Code Techniques참고 문헌 8인용 수 4

한 줄 요약

이 논문은 5G 및 그 이상을 위한 하드웨어 친화적이고 통합된 솔루션인 PC-Polar 코딩을 제안한다. 이는 신뢰성 순서 정렬, 레이트 매칭, 패리티체크 코딩을 통합한 것으로, 다양한 코드 길이와 레이트에서 뛰어난 안정성 있는 성능을 달성하며, CA-Polar보다 최대 0.8 dB 우수한 성능을 보이며 구현 복잡도가 크게 낮다.

ABSTRACT

In this paper, we propose a comprehensive Polar coding solution that integrates reliability calculation, rate matching and parity-check coding. Judging a channel coding design from the industry's viewpoint, there are two primary concerns: (i) low-complexity implementation in application-specific integrated circuit (ASIC), and (ii) superior \& stable performance under a wide range of code lengths and rates. The former provides cost- \& power-efficiency which are vital to any commercial system; the latter ensures flexible and robust services. Our design respects both criteria. It demonstrates better performance than existing schemes in literature, but requires only a fraction of implementation cost. With easily-reproducible code construction for arbitrary code rates and lengths, we are able to report "1-bit" fine-granularity simulation results for thousands of cases. The released results can serve as a baseline for future optimization of Polar codes.

연구 동기 및 목표

• 신뢰성 순서 정렬, 레이트 매칭, 패리티체크 코딩을 통합한 종합적이고 하드웨어 친화적인 폴라 코딩 구조의 부재를 보완하기 위해.
• 밀도 진동 또는 가우시안 근사(GA) 기반 기존 기법들이 암시하는 높은 구현 복잡도로 인해 ASIC 배포에 부적합한 문제를 해결하기 위해.
• 미래의 폴라 코딩 최적화를 위한 신뢰할 수 있는 기준선을 확립하기 위해 수천 가지 코드 길이와 레이트에서 재현 가능하고 세밀한 평가를 수행하기 위해.
• 다양한 코드 파rameter에서 순차적 취소 리스트(SCL) 디코딩 하에 CA-Polar 및 기타 패리티체크 기반 기법들에 비해 안정적인 성능 향상을 달성하기 위해.

제안 방법

• 계산 비용이 큰 가우시안 근사(GA) 또는 밀도 진동을 대체하는 저복잡도의 결정론적 신뢰성 순서 정렬 방법을 제안하며, 이는 경로 무게(PW) 근사를 사용한다.
• 고정 길이 순환 시프트 레지스터를 도입하여 저행중량 부분채널에서 패리티체크(PC) 비트를 구성함으로써 하드웨어 효율성과 재현 가능성을 확보한다.
• 모체 코드 길이가 아닌 경우를 대비해 경계 레이트 스케일링(BRS) 레이트 매칭 기법을 적용하여, 각 패턴의 재순서 정렬이 필요 없고 복잡도가 감소한다.
• 패리티체크 코딩을 레이트 매칭 및 신뢰성 순서 정렬과 함께 공동 설계하여 임의의 코드 길이와 레이트에서 호환성과 성능 안정성을 확보한다.
• 체계적 구성 방식을 적용하여 패리티체크 비트를 저행중량 부분채널에서 선택함으로써 오류 탐지 능력과 코드 거리 향상을 향상시킨다.
• 모체 코드 길이(N=2^n)와 임의의 코드 길이를 모두 지원하는 통합 프레임워크를 도입하여 광범위한 적용 가능성을 확보한다.

실험 결과

연구 질문

• RQ1 실제 5G 구현을 위해 신뢰성 순서 정렬, 레이트 매칭, 패리티체크 코딩을 통합한 저복잡도, 하드웨어 친화적인 폴라 코딩 구조를 설계할 수 있는가?
• RQ2 결정론적 PC 비트 선택 방식을 적용한 패리티체크 기반 폴라 코딩이 SCL 디코딩 하에서 다양한 코드 길이와 레이트에서 CA-Polar를 초월하는가?
• RQ3 효율적인 레이트 매칭과 결합되었을 때, 경로 무게(PW) 근사를 통한 단순화된 신뢰성 순서 정렬 방법이 GA에 비해 성능을 저하시키지 않고 대체 가능한가?
• RQ4 다양한 코드 구성에서 제안된 PC-Polar 기법의 성능은 기존 패리티체크 기반 기법들(eBCH-Polar, PCC 등)과 비교해 어떻게 되는가?
• RQ5 4,700건의 세밀한 시뮬레이션을 통해 미래의 폴라 코딩 최적화를 위한 안정적이고 재현 가능한 성능 기준선을 확립할 수 있는가?

주요 결과

• PC-Polar는 4,700개의 코드 구성에서 16비트 CRC 기반으로 CA-Polar보다 최대 0.8 dB 우수하고, 8비트 CRC 기반으로는 0.3 dB 우수한 성능 향상을 달성한다.
• 모든 테스트 케이스에서 PC-Polar는 CA-Polar를 초월하며, BLER = 10⁻³일 때 성능 향상이 0.2 dB에서 1.0 dB 사이로 나타난다.
• PC-Polar는 모든 코드 길이와 레이트에서 안정적인 성능을 보이며, 일부 기존 기법들(e.g., PCC)이 특정 구성에서 성능 저하를 보이는 것과는 달리 안정성을 확보한다.
• 경로 무게(PW) 근사를 통한 신뢰성 순서 정렬은 복잡도를 감소시키면서도 GA 수준의 정확도를 유지하여 ASIC 우수 설계를 가능하게 한다.
• BRS 레이트 매칭 기법은 비모체 코드 길이에 대해 효율적인 레이트 호환성 구조를 제공하며, QUP 기반 기법보다 복잡도가 낮다.
• 제안된 구조는 임의의 코드 길이와 레이트에서 완전히 재현 가능하여 향후 폴라 코딩 최적화를 위한 신뢰할 수 있는 기준선을 제공한다.