[논문 리뷰] The New Embedded System Design Methodology For Improving Design Process Performance

Maman Abdurohman, Kuspriyanto외 2명|arXiv (Cornell University)|2010. 05. 06.

Embedded Systems Design Techniques참고 문헌 2인용 수 5

한 줄 요약

이 논문은 전통적인 레지스터 전이 수준(RTL) 모델링에 비해 설계 프로세스 성능을 향상시키기 위해 트랜잭션 수준 모델링(TLM)을 사용하는 새로운 임베디드 시스템 설계 방법론을 제안한다. TLM을 통해 설계를 더 높은 수준에서 추상화함으로써 저자들은 설계 시간을 크게 단축시켰으며, 특히 아바론 버스를 사용한 5단계 시스템에서는 최대 1.69배 향상된 성능를 달성하였다. 이는 정확도를 유지하면서도 더 빠르고 효율적인 하드웨어 설계를 가능하게 한다.

ABSTRACT

Time-to-market pressure and productivity gap force vendors and researchers to improve embedded system design methodology. Current used design method, Register Transfer Level (RTL), is no longer be adequate to comply with embedded system design necessity. It needs a new methodology for facing the lack of RTL. In this paper, a new methodology of hardware embedded system modeling process is designed for improving design process performance using Transaction Level Modeling (TLM). TLM is a higher abstraction design concept model above RTL model. Parameters measured include design process time and accuracy of design. For implementing RTL model used Avalon and Wishbone buses, both are System on Chip bus. Performance improvement measured by comparing TLM and RTL model process. The experiment results show performance improvements for Avalon RTL using new design methodology are 1,03 for 3-tiers, 1,47 for 4-tiers and 1,69 for 5-tiers. Performance improvements for Wishbone RTL are 1,12 for 3-tiers, 1,17 for 4-tiers and 1,34 for 5-tiers. These results show the trend of design process improvement.

연구 동기 및 목표

• 임베디드 시스템 개발에서 증가하는 시장 진입 시간 압박과 생산성 격차를 해결하기 위해.
• 현대 임베디드 시스템 설계 요구사항을 충족시키지 못하는 전통적인 레지스터 전이 수준(RTL) 모델링의 한계를 극복하기 위해.
• 더 높은 수준의 추상화를 통해 설계 프로세스 성능을 향상시키는 새로운 설계 방법론을 개발하기 위해.
• 표준 SoC 버스를 사용하여 기존 RTL 기반 설계와 비교해 새로운 방법론의 성능 향상을 평가하기 위해.
• TLM이 설계 정확도를 유지하면서도 설계 시간을 줄이는 데 효과적인지 입증하기 위해.

제안 방법

• RTL 이외의 더 높은 추상화 수준인 트랜잭션 수준 모델링(TLM)을 기반으로 한 새로운 임베디드 시스템 설계 방법론을 제안한다.
• 두 가지 표준 시스템온칩(SoC) 버스인 아바론(Avalon)과 위스본(Wishbone)을 사용해 TLM 기반 설계를 구현한다.
• TLM을 사용해 컴포넌트 간의 통신 및 데이터 전송을 트랜잭션 수준에서 모델링함으로써 저수준 구현 복잡성을 감소시킨다.
• 3-, 4-, 5단계 시스템 아키텍처에서 동일한 시스템 구성 조건을 기반으로 TLM 및 RTL 모델 간의 설계 프로세스 성능을 비교한다.
• 설계 시간 단축을 통해 성능 향상을 측정하며, 결과는 RTL 기준 기준선에 정규화된다.
• 아바론 및 위스본 버스 구현을 대상으로 실험을 수행하여 다양한 버스 표준 간 결과의 일관성을 검증한다.

실험 결과

연구 질문

• RQ1 TLM 기반 설계는 전통적인 RTL 모델링에 비해 설계 시간을 얼마나 줄이는가?
• RQ2 시스템 복잡도가 증가함에 따라(TLM 성능 향상은 3단계 대비 5단계 시스템에서 어떻게 변화하는가)?
• RQ3 SoC 버스 선택(Avalon 대비 Wishbone)이 TLM 방법론으로부터 얻는 성능 향상에 영향을 미치는가?
• RQ4 TLM는 설계 정확도를 유지하면서도 설계 프로세스 효율성을 크게 향상시킬 수 있는가?
• RQ5 TLM 기반 방법론은 다양한 임베디드 시스템 아키텍처에서 확장 가능하고 효과적인가?

주요 결과

• 아바론 버스를 사용한 5단계 시스템에서는 새로운 TLM 기반 방법론이 RTL 대비 설계 프로세스 성능을 1.69배 향상시켰다.
• 위스본 버스를 사용한 경우 5단계 시스템에서 성능 향상은 1.34배에 달했으며, 이는 일관된 확장성을 보여준다.
• 이 방법론은 시스템 복잡도가 증가할수록 성능 향상이 뚜렷이 증가하는 경향을 보였으며, 특히 아바론 기반 설계에서 두드러졌다.
• 복잡한 시스템에서 설계 시간 단축 효과가 가장 두드러졌으며, 4단계 아바론 시스템에서는 1.47배 향상되었고, 4단계 위스본 시스템에서는 1.17배 향상되었다.
• 결과는 TLM 기반 모델링이 설계 정확도를 유지하면서도 설계 시간을 효과적으로 줄임을 확인하며, 시간이 중요한 임베디드 시스템 개발에 적합함을 시사한다.
• 이 방법론은 아키텍처 탐색 및 검증을 더 빠르게 수행할 수 있도록 해, 임베디드 시스템의 시장 진입 시간 단축 잠재력을 높게 지닌다.