[논문 리뷰] Extended AIGER Format for Synthesis

Swen Jacobs|arXiv (Cornell University)|2014. 05. 22.

Formal Methods in Verification인용 수 12

한 줄 요약

이 논문은 제어기 합성 문제를 위한 안전성 명세를 지원하도록 AIGER 형식을 확장하며, 제어 가능한 입력을 도입하고, 정확한 제어기 합성을 위한 문법적 및 의미적 제약 조건을 정의한다. 이를 통해 기존의 AIGER 모델 체커가 합성된 제어기를 검증할 수 있도록 기존 회로 구조에 통합하면서도 정확성과 조합 순환 방지를 보장한다.

ABSTRACT

We extend the AIGER format, as used in HWMCC, to a format that is suitable to define synthesis problems with safety specifications. We recap the original format and define one format for posing synthesis problems and one for solutions of synthesis problems in this setting.

연구 동기 및 목표

• 하드웨어 모델 체킹 경연대회(HWMCC)에서 널리 사용되는 표준 AIGER 형식을 활용해 하드웨어 제어기 합성을 가능하게 하기 위해.
• 안전성 명세를 갖춘 합성 문제를 지원하는 공식적이고 후행 호환 가능한 AIGER 확장을 정의하기 위해.
• 합성된 제어기가 기존의 AIGER 호환 모델 체커를 사용해 검증될 수 있도록 문법적 및 의미적 정확성을 유지하기 위해.
• 합성 툴링을 지원하기 위해 제어 가능한 입력(환경에서의 제어 입력)을 이름 규칙('controllable_')으로 구분하기 위해.
• 기존 AND 게이트의 직접 재사용을 금지하여 조합 순환을 방지하고, 제어기가 오직 현재 상태와 비제어 입력에만 의존하도록 하기 위해.

제안 방법

• 제어기가 조작할 수 있는 입력를 식별하기 위해 기호 테이블에서 접두어 'controllable_'를 예약하며, 나머지 입력는 환경 제어 입력으로 간주한다.
• 합성 후 입력, 레지스터, 게이트 수의 변화를 반영하기 위해 AIGER 헤더를 수정한다: I' = I - c, L' = L + l, A' = A + a, M' = I' + L' + A'.
• 출력 파일에 원본 입력, 레지스터, 출력, AND 게이트 정의를 모두 유지하지만, 제어 가능한 입력 정의는 제거하고, 그 인덱스를 새로운 레지스터 또는 AND 게이트로 재정의한다.
• 원본 정의 이후에는 오직 새로운 레지스터와 AND 게이트만 정의를 允가하여 제어기가 상태와 비제어 입력에서만 구성되도록 보장한다.
• 기존 AND 게이트를 새로운 정의에서 재사용하는 것을 금지하여 조합 순환을 방지하고, 제어기가 오직 현재 상태와 비제어 입력에만 의존하도록 보장한다.
• 원본 기호 테이블과 출력 구조를 유지하여 전체 회로가 모델 체킹에 사용 가능한 유효한 AIGER 파일로 남아 있도록 한다.

실험 결과

연구 질문

• RQ1 기존 도구들과 호환성을 유지하면서 안전성 명세를 갖춘 합성 문제를 지원하기 위해 AIGER 형식은 어떻게 확장될 수 있는가?
• RQ2 표준 AIGER 모델 체커를 사용해 합성된 제어기를 정확히 검증할 수 있도록 보장하기 위한 문법적 규칙는 무엇인가?
• RQ3 AIGER 형식에서 제어 가능한 입력과 환경 제어 입력를 의미적·문법적으로 어떻게 구분할 수 있는가?
• RQ4 합성된 제어기에서 조합 순환을 방지하면서도 효율적인 검증을 가능하게 하는 제약 조건는 무엇인가?
• RQ5 확장된 형식은 향후 AIGER 2.0 기능(예: 리셋 논리, 다중 성질)을 뒷받침하면서도 후행 호환성을 유지할 수 있는가?

주요 결과

• 확장된 AIGER 형식은 제어 가능한 입력를 표시하기 위한 이름 규칙 외에는 HWMCC 안전성 벤치마크와 동일한 문법을 사용하여 합성 문제를 표현할 수 있다.
• 합성 툴의 출력은 원본 사양과 합성된 제어기를 통합한 유효한 AIGER 파일이며, 원본 컴포넌트를 모두 유지한다.
• 합성된 제어기의 정확성은 전체 회로를 모델 체킹하여 검증되며, 모든 입력 시퀀스에서 출력이 0으로 유지됨을 보장한다.
• 기존 AND 게이트의 직접 재사용을 금지함으로써 형식은 조합 순환을 방지하고, 제어기가 오직 레지스터와 비제어 입력에만 의존하도록 보장한다.
• AIGER 1.9와의 후행 호환성을 유지하며, 향후 리셋 논리 및 다중 성질과 같은 확장도 가능하다.
• 이 방법은 기존 AIGER 모델 체커를 직접 사용해 합성된 제어기를 검증할 수 있도록 하여 도구링 오버헤드를 줄이고 보급 가능성과 증가시킨다.