[论文解读] LiteX: an open-source SoC builder and library based on Migen Python DSL

Florent Kermarrec, Sébastien Bourdeauducq+2 more|arXiv (Cornell University)|May 5, 2020

Embedded Systems Design Techniques参考文献 11被引用 9

一句话总结

LiteX 是一个开源、采用 BSD 许可证的 SoC 构建工具与 IP 库，利用 Migen 的基于 Python 的内部领域特定语言（DSL），简化 FPGA 设计。它通过原生支持 RISC-V 和 LM32 核心，实现完整的软硬件协同设计，并在 Lattice ECP5 FPGA 上实现了端到端的开源工具链集成，使用 Trellis、Yosys 和 Nextpnr，合成时间约为 14 分钟，且无需任何专有工具。

ABSTRACT

LiteX is a GitHub-hosted SoC builder / IP library and utilities that can be used to create SoCs and full FPGA designs. Besides being open-source and BSD licensed, its originality lies in the fact that its IP components are entirely described using Migen Python internal DSL, which simplifies its design in depth. LiteX already supports various softcores CPUs and essential peripherals, with no dependencies on proprietary IP blocks or generators. This paper provides an overview of LiteX: two real SoC designs on FPGA are presented. They both leverage the LiteX approach in terms of design entry, libraries and integration capabilities. The first one is based on RISC-V core, while the second is based on a LM32 core. In the second use case, we further demonstrate the use of a fully open-source toolchain coupled with LiteX.

研究动机与目标

• 提供一种基于基于 Python 的硬件描述的全开源、可重用且可组合的 SoC 设计流程。
• 消除 FPGA 系统级芯片开发中对专有 IP 块或 EDA 工具的依赖。
• 展示 FPGA 基于 SoC 合成与比特流生成的端到端开源工具链支持。
• 通过高级、可组合的 DSL 实现软核 CPU、内存控制器和外设的无缝集成。
• 通过可重用、抽象化的 IP 组件以及自动化低层细节（如 CDC、总线宽度转换）推动 FPGA 开发中的平台化设计。

提出的方法

• 利用 Migen 的基于 Python 的内部领域特定语言（DSL），以较高抽象层次描述 RTL 组件和系统互连。
• 使用模块化的 SoC 构建框架，实例化并连接 IP 核，如 RISC-V 和 LM32 处理器、DDR3/SDRAM 控制器、HDMI 输出和外设。
• 自动处理低层设计复杂性，包括时钟域交叉（CDC）、总线宽度转换和内存控制器配置。
• 生成标准的 Verilog RTL 和 XDC 约束文件，供下游综合与布局布线工具（如 Vivado 或开源流程）使用。
• 与开源 EDA 工具链（Trellis、Yosys、Nextpnr）集成，实现在无商业工具情况下的比特流生成。
• 采用分层的面向对象设计模式，通过 Python 类和方法链组合组件，实现可读性强且易于维护的 SoC 定义。

实验结果

研究问题

• RQ1 基于 Python 的内部 DSL 是否能显著简化复杂、可重用的 FPGA 基于 SoC 设计的创建？
• RQ2 开源 EDA 工具链（Trellis、Yosys、Nextpnr）在全 SoC 合成与比特流生成中，能在多大程度上替代 Vivado 等商业工具？
• RQ3 在高级 DSL 中，自动处理低层 FPGA 设计挑战（如 CDC、时钟域管理、内存接口适配）的效率如何？
• RQ4 像 LiteX 这样全开源、采用 BSD 许可证的 SoC 框架，是否能达到与专有解决方案相当的生产级可靠性与性能？
• RQ5 与手工编写的 Verilog/VHDL 相比，使用高级 Python DSL 进行 RTL 生成的性能开销有多大？

主要发现

• LiteX 仅使用开源工具和基于 Python 的 DSL，即可在 FPGA 上创建复杂且可工作的 SoC 设计，完全不依赖专有 IP 或 EDA 软件。
• 基于 LM32 处理器、SDRAM 控制器和外设的完整 SoC 成功使用开源工具链（Trellis、Yosys、Nextpnr）在约 14 分钟内完成合成。
• 该框架能自动处理复杂任务，如时钟域交叉（CDC）、总线宽度转换和 DDRPHY 配置，基于提供的引脚布局和时序参数。
• LiteX 与开源 EDA 堆栈的集成表明，完整的 FPGA 设计流程可以实现完全可重现、透明且由社区维护。
• LiteX 支持多种软核 CPU（RISC-V 和 LM32）和关键外设，可实现从 ROM 或 SDRAM 启动并执行完整系统，如 LM32 基于设计所示。
• 使用 Migen 的 DSL 降低了 RTL 开发复杂度并提升了代码可维护性，支持在多个 FPGA 平台间快速原型设计与复用。