[논문 리뷰] System level specification and verification using Concurrent State Machines and COSMA environment
이 논문은 동시 상태 기계(CSM)와 COSMA 2.0 환경를 사용하여 교통 신호등 제어기(TLC)의 체계적 사양 및 검증을 위한 공식적 시스템 수준의 사양을 제시한다. CSM 모델이 동시적이고 비동기적인 구성 요소를 체계적으로 사양화하고, 도달 가능성 그래프를 구성하며, 시스템 요구사항을 공식적으로 검증하는 방법을 보여주며, 이후 VHDL 코드 생성을 위한 실용적인 지침을 제공한다.
Traffic Light Controller, a typical benchmark device, is specified and verified using of a formal model called Concurrent State Machines (CSM) and the software environment COSMA 2.0, which supports the system level specification and analysis of concurrent, asynchronous and communicating units. The TLC itself is a system of three concurrent components (the controller and two timers). The paper introduces briefly the CSM model and illustrates how system components are specified, how the reachability graph of a system is obtained and how the requirements are formally verified. Finally, the hints for the generation of VHDL code for the TLC are given.
연구 동기 및 목표
- 동시적이고 비동기적인 디지털 시스템에 대한 체계적 사양 및 검증의 공식적 접근을 보여주기 위해.
- 상호의존적인 행동을 갖는 다중 구성 요소 시스템의 모델링 및 검증의 복잡성을 다루기 위해.
- 도달 가능한 모든 상태에서의 검증을 통해 시스템 요구사항의 정확성을 공식적 분석을 통해 검증하기 위해.
- 공식적 사양에서 하드웨어 기술서(VHDL)로의 전이를 위한 실용적 경로를 제공하기 위해.
제안 방법
- 동시 상태 기계(CSM)를 사용하여 제어기와 두 개의 타이머로 구성된 세 개의 동시 구성 요소로 교통 신호등 제어기를 모델링하기 위해.
- 각 CSM 구성 요소의 행동을 명시적인 상태 전이와 통신 프로토콜로 사양하기 위해 COSMA 2.0 환경를 사용하기 위해.
- 모든 가능한 시스템 상태와 전이를 탐색하기 위해 시스템의 전체 도달 가능성 그래프를 구성하기 위해.
- 그래프 내 모든 도달 가능한 상태에서 요구사항의 만족 여부를 검사함으로써 시스템 수준의 요구사항을 공식적으로 검증하기 위해.
- 모델 체킹 기법을 적용하여 안전성 및 생존성 성질 위반 여부를 탐지하기 위해.
- CSM 사양에서 합성 가능한 VHDL 코드를 자동 생성하기 위한 변환 힌트를 제공하기 위해.
실험 결과
연구 질문
- RQ1동시 상태 기계(CSM)는 어떻게 복잡한 동시적이고 비동기적인 시스템 구성 요소를 효과적으로 모델링할 수 있는가?
- RQ2COSMA 2.0 환경는 시스템 수준의 행동 사양 및 분석을 어느 정도 지원할 수 있는가?
- RQ3도달 가능성 분석을 통한 공식적 검증은 교통 신호등 제어기와 같은 시스템의 설계 결함을 탐지할 수 있는가?
- RQ4CSM와 COSMA를 사용하는 것이 이후 VHDL 기반 하드웨어 구현에 대해 실용적인 영향을 미치는가?
- RQ5어떻게 공식적 사양을 하드웨어 기술어 언어(VHDL)로 체계적으로 매핑할 수 있는가?
주요 결과
- CSM 모델은 상태 전이가 잘 정의된 세 개의 상호작용 구성 요소로 교통 신호등 제어기의 행동을 성공적으로 포착하였다.
- COSMA 2.0 환경는 시스템의 전체 도달 가능성 그래프를 자동으로 구성하여 상태 공간의 철저한 탐색을 가능하게 하였다.
- 공식적 검증을 통해 모든 지정된 안전성 및 생존성 요구사항이 도달 가능한 모든 시스템 상태에서 만족됨을 확인하였다.
- 분석 결과 상태 위반 또는 死락이 발견되지 않아 시스템 설계의 정확성이 검증되었다.
- CSM 사양에서 합성 가능한 VHDL 코드로의 변환을 위한 명확하고 추적 가능한 지침을 제공하였다.
- 이 접근법은 하드웨어 설계의 초기 단계에서 공식적 방법을 시스템 수준에서 적용할 수 있음을 입증하였다.
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