[논문 리뷰] Verification of Building Blocks for Asynchronous Circuits

Freek Verbeek, Julien Schmaltz|TU/e Research Portal (Eindhoven University of Technology)|2013. 04. 30.

Formal Methods in Verification참고 문헌 11인용 수 6

한 줄 요약

이 논문은 Click 라이브러리에 있는 지연에 민감하지 않은 원시 요소들로 구성된 비동기 회로에서 사전적 데드락을 자동으로 검증하기 위해 ACL2를 사용한 공식적 검증 프레임워크를 제시한다. 각 원시 요소에 대해 필수적이고 충분한 차단/대기 조건을 유도함으로써, 이 방법은 구조적 데드락이 존재하지 않음을 확인하는 불가능한 SAT/SMT 인스턴스를 생성하며, 이는 복잡한 회로에 대한 완전히 자동화된, 설계 시부터 정확한 검증을 가능하게 한다.

ABSTRACT

Scalable formal verification constitutes an important challenge for the design of asynchronous circuits. Deadlock freedom is a property that is desired but hard to verify. It is an emergent property that has to be verified monolithically. We present our approach to using ACL2 to verify necessary and sufficient conditions over asynchronous delay-insensitive primitives. These conditions are used to derive SAT/SMT instances from circuits built out of these primitives. These SAT/SMT instances help in establishing absence of deadlocks. Our verification effort consists of building an executable checker in the ACL2 logic tailored for our purpose. We prove that this checker is correct. This approach enables us to prove ACL2 theorems involving defun-sk constructs and free variables fully automatically.

연구 동기 및 목표

• 고립된 원시 요소 분석에서 유도할 수 없는 잠재적인 시스템 수준 성질인 비동기 회로에서의 데드락 방지 검증 문제를 해결하기 위해.
• 지연에 민감하지 않은 원시 요소인 조인, 포크, 분배기 등의 블로킹 및 대기 상태에 대한 필수적이고 충분한 조건을 공식적으로 명시하고 검증하기 위해.
• 각 원시 요소의 블로킹/대기 조건을 자동으로 검증할 수 있는 실행 가능한, 공식적으로 검증된 체크어를 ACL2에 구현하여 확장 가능한 검증을 가능하게 하기 위해.
• Click 기반 회로에서 SAT/SMT 인스턴스를 자동으로 생성할 수 있도록 하여, 인스턴스의 불가능성이 데드락의 부재를 의미하게 하기 위해.
• SAT/SMT 유도 과정의 정당성을 공식적으로 증명하여, 인스턴스의 가능성이 구조적 데드락 존재와 논리적으로 동치임을 보장하기 위해.

제안 방법

• 환경 의존적 실행 의미 체계를 가진 상태 기계로 표현된 지연에 민감하지 않은 원시 요소를 확장된 지연에 민감하지 않은(XDI) 사양을 사용하여 공식화하기.
• 손실이 없는 수학적 조건—블로킹 및 대기 조건을 정의함으로써 수동으로 차단되거나 대기 상태에 놓일 때 핸드셰이크가 영구적으로 차단되는지를 특성화하기.
• 각 원시 요소에 대해 이러한 조건을 검증하는 맞춤형 ACL2 체크어를 구현하며, 이는 ACL2 논리 내에서 정당성 증명이 완료된 상태이다.
• 체크어를 사용하여 defun-sk 구성요소와 자유 변수를 포함하는 복잡한 증명 조건에 대한 완전 자동 증명을 수행함으로써, 복잡한 증명 조건의 완전 자동 증명을 가능하게 하기.
• 검증된 블로킹/대기 조건을 기반으로 회로 설계에서 SAT/SMT 인스턴스를 유도하며, 이 인스턴스의 불가능성이 데드락의 부재를 의미하게 하기.
• 실제 회로(예: 여섯 개의 원시 요소로 구성된 Click 네트워크)에 이 방법을 적용하여, 핸드셰이크 $a$에 대한 데드락 공식을 생성하고 검증하기.

실험 결과

연구 질문

• RQ1 고립된 원시 요소 분석을 넘어서, 잠재적인 시스템 수준 성질을 포괄함으로써 비동기 회로에서의 데드락 방지 공식적 검증을 어떻게 스케일링할 수 있는가?
• RQ2 지연에 민감하지 않은 원시 요소의 블로킹 및 대기 상태에 대한 필수적이고 충분한 조건을 증명 보조도구에서 어떻게 공식적으로 명시하고 검증할 수 있는가?
• RQ3 ACL2를 사용하여 defun-sk 및 자유 변수를 포함하는 복잡한 정리 증명을 얼마나 자동화할 수 있는가?
• RQ4 검증된 원시 요소 조건에서 도출된 SAT/SMT 인코딩이 복합 회로에서의 구조적 데드락 존재를 정확히 반영할 수 있는가?
• RQ5 유도된 SAT/SMT 인스턴스의 가능성이 논리적으로 구조적 데드락 존재와 동치임을 공식적으로 증명할 수 있는가?

주요 결과

• 조인 원시 요소의 블로킹 조건은 공식적으로 검증되었으며, 입력 $a$가 차단되는 것은 출력 $c$가 차단되거나 입력 $b$가 대기 상태일 때에만 성립함을 보장하여 정확한 데드락 모델링을 확보한다.
• 예시 회로에서 핸드셰이크 $a$에 대한 유도된 공식은 논리적으로 만족 불가능함이 입증되어 설계에 구조적 데드락이 존재하지 않음을 증명한다.
• ACL2 체크어는 선택 신호 및 출력 차단을 포함한 복잡한 블로킹 조건을 포함한 분배기 원시 요소의 조건을 정확히 검증한다.
• 이 방법은 defun-sk 및 자유 변수를 포함하는 정리의 완전 자동 증명을 가능하게 하여 검증 과정에서의 수동 작업을 크게 감소시킨다.
• 이 접근법은 단일의 데드락 검증 문제를 SAT/SMT 인코딩을 통해 확장 가능한 자동화된 과정으로 성공적으로 변환한다.
• 이 프레임워크는 확장 가능하며, 향후 작업에서 SAT/SMT 유도 과정의 정당성에 대한 공식적 검증을 수행하는 데 사용될 수 있다.