[論文レビュー] A 26 ps RMS time-to-digital converter core for Spartan-6 FPGAs

Sébastien Bourdeauducq|arXiv (Cornell University)|Mar 27, 2013

Advancements in PLL and VCO TechnologiesEngineering参考文献 3被引用数 16

ひとこと要約

本論文では、プロセス変動を補償する起動時キャリブレーションと、電圧・温度変動を補償するリングオシレーター周波数追跡によるオンラインキャリブレーションを併用したキャリブレーション方式を用いた、Spartan-6 FPGAsに実装された26 ps RMS精度の時間デジタルコンバータ（TDC）コアを提示する。この設計はサイクル内分解能を達成し、デッドタイムなしで動作し、LGPLライセンスのもとで自由に利用可能である。

ABSTRACT

We have designed, implemented and tested a time-to-digital converter core in a low-cost Spartan-6 FPGA. Our design exploits the finite propagation speed in carry chains to realize a delay line in which the propagation distance of the incoming signal's edges is measured using hundreds of taps. This technique enables the core to reach a precision far better than the minimum switching period of the FPGA flip-flops. To compensate for process, voltage and temperature (PVT) effects, our design uses a combination of two techniques: startup calibration and online calibration. The startup calibration uses a statistical method to estimate the delay between the taps of the delay line and helps eliminate the effect of process variations. The online calibration, which takes place without disruption of the core's operation, uses a ring oscillator whose frequency instability is measured and used to compensate for subsequent voltage and temperature effects on the delay line. Our tests show that our design reaches a precision of 26 ps RMS over a temperature range of 37C to 48C.

研究の動機と目的

• FPGAベースのタイミングシステム、特に素粒子物理学の応用を想定し、高精度で低コストのTDCコアを設計すること。
• 従来のFPGAベースTDCの限界、すなわちキャリブレーション中のデッドタイムと入力信号統計への感受性を克服すること。
• 電圧および温度変動をリアルタイムで補償する、継続的で中断のないキャリブレーションを可能にすること。
• 再現性および統合を可能にするために、LGPLライセンスのもとで自由に利用可能なVHDLコードを含む完全なオープンソースソリューションを実装すること。
• 高価な商用TDCチップを避けて、低コストのSpartan-6 FPGAsのみを用いて、サブピコ秒分解能を達成すること。

提案手法

• TDCは、Spartan-6 FPGAsのCARRY4プリミティブを用いたタップ付き遅延ラインで構成され、各タップでDフリップフロップによるサンプリングで信号伝搬時間を測定する。
• 起動時キャリブレーションプロセスでは、一様確率の遷移信号を用いて生のタイムスタンプのヒストグラムを構築し、タップ遅延推定に基づくLUTを生成する。
• オンラインキャリブレーションでは、遅延ラインの近くにリングオシレーターを設け、その周波数の変化を測定し、それを用いてLUTをリアルタイムで線形補間・更新する。
• タイムスタンプは、サイクルカウントと補正済みLUTからの分周時間の組み合わせで計算され、ユーザー定義のオフセットをサポートする。
• 上昇エッジおよび下降エッジの両方の時間測定が可能で、極性出力により区別される。
• 精度評価には、長さが異なる2本のケーブルを用いた差動測定を実施し、共通モードノイズからのジッタを分離する。

実験結果

リサーチクエスチョン

• RQ1 低コストのSpartan-6 FPGAsに、標準プリミティブのみとオープンソース設計を用いて高精度TDCを実装可能か？
• RQ2 FPGAのキャリブレーション方式で、PVTに起因する遅延変動をデッドタイムを発生させずに効果的に補償できるか？
• RQ3 リングオシレーター周波数追跡に基づくオンラインキャリブレーションが、温度および電圧変動下でも30 ps未満のRMS分解能を達成できるか？
• RQ4 非一様なキャリブレーション信号（例：わずかにオフセットされたクロック）を用いることで、起動時キャリブレーションのヒストグラムばらつきが低減するか？
• RQ5 1つのFPGAに複数チャネルを実装しながら、高スループットおよび低遅延を維持できるか？

主な発見

• 37°Cから48°Cの温度範囲で26 ps RMSのジッタを達成し、PVT変動下でも高い精度を示した。
• 2 nsおよび4 nsのケーブルを用いた差動測定では、標準偏差が37 psであった。これは、独立したガウスノイズを仮定した場合、1チャネルあたり26 ps RMSのジッタを示している。
• オンラインキャリブレーションは、温度および電圧変動の変化を効果的に追跡し、特に高温時におけるLUT不一致を、起動時のみのキャリブレーションに比べて低減した。
• オンラインキャリブレーションにより、異なる温度でキャリブレートされたLUT間の差が、同じ温度で実施された2回の起動時キャリブレーション間のばらつきレベル以下にまで低減された。
• コアは低遅延（6システムクロックサイクル）かつ高スループットを示し、1イベントあたりのデッドタイムは3サイクルにとどまり、わずかなアーキテクチャ変更により1サイクルにまで短縮可能である。
• 共通のキャリブレーション論理を共有することで、1つのFPGA（例：XC6SLX45T）に複数チャネルを実装可能であり、スケーラブルでコスト効率の高いマルチチャネルタイミングシステムの実現が可能である。