[論文レビュー] Counterexample Guided Synthesis of Switched Controllers for Reach-While-Stay Properties

Hadi Ravanbakhsh, Sriram Sankaranarayanan|arXiv (Cornell University)|May 5, 2015

Formal Methods in Verification参考文献 39被引用数 10

ひとこと要約

本稿では、多項式連続時間システムにおける到達しながら保持（RWS）特性を保証するスイッチング制御則を自動的に生成する、反例誘導型帰納的合成（CEGIS）フレームワークを提示する。SMTソルバを用いて最小停留時間制約付きの制御・リャプノフ関数（CLF）を合成することで、安全領域内にとどまりながら、目標状態への有限時間収束を確実に保証する。20のベンチマークのうち18つで成功した合成を達成し、既存のツールと比較して顕著な高速化を実現した。

ABSTRACT

We introduce a counter-example guided inductive synthesis (CEGIS) framework for synthesizing continuous-time switching controllers that guarantee reach while stay (RWS) properties of the closed loop system. The solution is based on synthesizing specially defined class of control Lyapunov functions (CLFs) for switched systems, that yield switching controllers with a guaranteed minimum dwell time in each mode. Next, we use a CEGIS-based approach to iteratively solve the resulting quantified exists-forall constraints, and find a CLF. We introduce relaxations to guarantee termination, as well as heuristics to increase convergence speed. Finally, we evaluate our approach on a set of benchmarks ranging from two to six state variables. Our evaluation includes a preliminary comparison with related tools. The proposed approach shows the promise of nonlinear SMT solvers for the synthesis of provably correct switching control laws.

研究の動機と目的

• 多項式スイッチング系に適用可能な連続時間動的システムにおいて、到達しながら保持（RWS）特性を保証するスイッチング制御則を自動的に合成すること。
• 連続時間システムにおけるゼノー動作を回避するため、各モードに対して最小停留時間を強制する制御則を保証すること。
• 存在-全称制約を満たす制御・リャプノフ関数（CLF）を繰り返し探索するCEGISベースの合成手順を開発すること。
• アルゴリズム的修正とヒューリスティックな証拠選択により、CEGISループの有限終了を保証し、収束を向上させること。
• 20のシステムからなるベンチマークスイートを用いて、本手法のスケーラビリティと最先端のツールとの競争力を評価すること。

提案手法

• 本手法は、システム軌道が目標集合に到達し、かつ安全集合内にとどまるように保証する制御・リャプノフ関数（CLF）を繰り返し探索する反例誘導型帰納的合成（CEGIS）ループを用いる。
• CLF合成問題を、連続的状態変数および制御入力にわたる存在限定子と全称限定子を含む、量化された制約満たし問題として定式化する。
• CEGISループは、候補となるCLFの生成と、SMTソルバ（線形算術にはZ3、非線形算術にはdReal）を用いた妥当性の検証を交互に繰り返す。
• 終了を保証するため、誤った反例が存在する場合に無限ループを回避するための探索空間の制限を導入するアルゴリズム的修正を導入する。
• 反例解析の段階で、より優れた証拠点を選択するためのヒューリスティックを採用し、CEGISループの収束を加速する。
• ゼノー動作を防止するため、最小停留時間制約をCLF条件に統合し、各制御モードが無限小でない期間にわたり活性化されることを保証する。

実験結果

リサーチクエスチョン

• RQ1 証明可能なかつて安全かつライブネスを保証するCEGISベースのフレームワークを、連続時間スイッチング系における到達しながら保持（RWS）特性のスイッチング制御則合成に適応可能か？
• RQ2 スイッチング系におけるゼノー動作を回避するために、最小停留時間制約下で制御・リャプノフ関数（CLF）をどのように合成できるか？
• RQ3 連続的かつ無限次元関数空間上で探索する際、CEGISループの有限終了を保証するために必要な修正は何か？
• RQ4 本手法は、最大6つの状態変数を有する多項式系に対して、既存のツールと比較してどれほど有効にCLFを合成できるか？
• RQ5 dRealのような非線形SMTソルバは、正しさとパフォーマンスを維持したまま、実用的なRWS制御則合成問題にスケーリング可能か？

主な発見

• 提案手法は、最大6つの状態変数を有する20のベンチマークシステムのうち18つで有効な制御・リャプノフ関数（CLF）を正常に合成した。
• 特に有限抽象化の構築が実行時間の主要要因となる問題では、本手法が明確な抽象化を一切行わないため、既存のツールと比較して顕著な高速化を達成した。
• カート上に逆パネルを有する系（ID 7）では、最小停留時間0.0002秒を満たすCLFが計算され、安全領域内にとどまりながら目標領域への収束が保証された。
• 非線形SMTソルバdRealの計算コストが高いため、2つの大きなベンチマークでタイムアウトが発生し、現在のスケーラビリティのボトルネックが判明した。
• 初期比較では、8つの同等のベンチマークにおいて、本手法はCoSyMAおよびPESSOAを上回り、有限状態抽象化を必要とせず、より高速な実行時間を達成した。
• 本手法は、多項式系におけるRWS目的を対象とした、正しく構築された制御則合成に非線形SMTソルバの可能性を示した。