[論文レビュー] Standard Cell Library Design and Optimization Methodology for ASAP7 PDK

Xiaoqing Xu, Nishi Shah+4 more|arXiv (Cornell University)|Jul 30, 2018

Low-power high-performance VLSI design被引用数 11

ひとこと要約

本稿では、7nmノードにおけるASAP7 PDKを用いた標準セルライブラリの設計および最適化の包括的な手法を提示している。全トランジスタサイズ最適化と一般化されたEulerパスに基づく配置を採用し、高品質なレイアウトを実現しており、特に高周波数において、最小限のライブラリに比べてより豊富なライブラリ（alpha lib）がタイミングクロージャーおよびPPA指標を著しく改善することを示している。

ABSTRACT

Standard cell libraries are the foundation for the entire backend design and optimization flow in modern application-specific integrated circuit designs. At 7nm technology node and beyond, standard cell library design and optimization is becoming increasingly difficult due to extremely complex design constraints, as described in the ASAP7 process design kit (PDK). Notable complexities include discrete transistor sizing due to FinFETs, complicated design rules from lithography and restrictive layout space from modern standard cell architectures. The design methodology presented in this paper enables efficient and high-quality standard cell library design and optimization with the ASAP7 PDK. The key techniques include exhaustive transistor sizing for cell timing optimization, transistor placement with generalized Euler paths and back-end design prototyping for library-level explorations.

研究の動機と目的

• FinFETと制限付き設計ルールの導入に伴い、7nmノードにおける標準セルライブラリ設計の複雑化に対処すること。
• ASAP7 PDK下で高品質な標準セルレイアウト生成を実現するスケーラブルで自動化された手法を開発すること。
• フルバックエンドフローの指標（PPA）に基づくライブラリレベル最適化を学術的研究に活用可能とする。
• 研究の基準として公開可能な高精度な標準セルライブラリ（min lib および alpha lib）を提供すること。
• 標準セルアーキテクチャ（9トラック対7.5トラック）およびライブラリの豊富さが設計クロージャーと性能に与える影響を調査すること。

提案手法

• FinFETベースの標準セルにおいて、立ち上がり・立ち下がりエッジ遅延のバランスを最適化するため、全トランジスタサイズ最適化を採用。
• 一般化されたEulerパス理論を適用し、より広い解空間を有する高品質なトランジスタ配置を生成。
• 一般化されたEulerパスフレームワーク内でのピンアクセス、ドーピングブレーク、ダミーゲート挿入をサポート。
• フルバックエンド設計フロー（合成、配置、配線）を用いて、ライブラリレベルのPPA指標を評価・最適化。
• 異なるトラックリソースとフィン数を有する2種類のSCアーキテクチャ（9トラックと7.5トラック）を比較。
• タイミング、パワー、面積の観点から、最小ライブラリ（min lib）と強化ライブラリ（alpha lib）の比較を通じてライブラリの豊富さの影響を評価。

実験結果

リサーチクエスチョン

• RQ1 全トランジスタサイズ最適化は、7nm FinFET標準セルにおけるタイミングバランスをどのように改善するか？
• RQ2 一般化されたEulerパスに基づく配置は、複雑な標準セル設計において、レイアウト品質と解空間をどの程度向上させるか？
• RQ3 ASAP7 PDK下で、SCアーキテクチャ（9トラック対7.5トラック）が配線可能、タイミング、面積に与える影響は何か？
• RQ4 ライブラリの豊富さ（min lib 対 alpha lib）は、高周波数設計におけるタイミングクロージャーおよびPPA指標にどのように影響を与えるか？
• RQ5 ASAP7 PDK下での標準セルライブラリの基準PPA結果は何か？これは今後の研究ベンチマークとしての役割を果たす。

主な発見

• 9トラックアーキテクチャにおいて、1.0 GHzでalphaライブラリは負のスラック（WNS）を0 psまで低減し、タイミングクロージャーが達成されたのに対し、minライブラリは負のWNS値を示した。
• 0.9 GHzおよび1.0 GHzの周波数帯で、alphaライブラリは正常にタイミングクロージャーを達成したが、minライブラリは負のWNSおよびTNS値により失敗した。
• 7.5トラックアーキテクチャでは、0.8 GHzでalphaライブラリはminライブラリに比べてわずかに高いパワー（0.05mW）と面積（49.5µm²）を示したが、タイミング性能は優れていた。
• 7.5トラックアーキテクチャでは、金属1層のトラック数が少ないため、セル内配線の課題が増加し、金属2層への依存度が高まった。
• 一般化されたEulerパスアプローチは、従来手法に比べてはるかに広い解空間を提供でき、ピンアクセスやドーピングブレークといった複雑な制約をも容易に扱える。
• フルフローPPA指標に基づくライブラリレベル最適化は、今後の標準セル設計および最適化に関する学術的研究のための堅実でデータドリブンな基準を提供する。