[論文レビュー] Statistical Timing Based Optimization using Gate Sizing

Agarwal, Aseem, Kaviraj Chopra+1 more|arXiv (Cornell University)|Oct 25, 2007

Low-power high-performance VLSI design参考文献 9被引用数 6

ひとこと要約

本稿では、摂動境界に基づくプルーニングアルゴリズムを用いて完全な遅延分布の再伝搬を回避する、プロセス変動下でのタイミング最適化のための感受度ベースの統計的ゲートサイズ最適化手法を提案する。ISCASベンチマーク上での評価では、ブルートフォース手法に比べて56倍の実行時間高速化を達成し、99パーセンタイル遅延で最大10.5%の改善が得られた。

ABSTRACT

The increased dominance of intra-die process variations has motivated the field of Statistical Static Timing Analysis (SSTA) and has raised the need for SSTA-based circuit optimization. In this paper, we propose a new sensitivity based, statistical gate sizing method. Since brute-force computation of the change in circuit delay distribution to gate size change is computationally expensive, we propose an efficient and exact pruning algorithm. The pruning algorithm is based on a novel theory of perturbation bounds which are shown to decrease as they propagate through the circuit. This allows pruning of gate sensitivities without complete propagation of their perturbations. We apply our proposed optimization algorithm to ISCAS benchmark circuits and demonstrate the accuracy and efficiency of the proposed method. Our results show an improvement of up to 10.5% in the 99-percentile circuit delay for the same circuit area, using the proposed statistical optimizer and a run time improvement of up to 56x compared to the brute-force approach.

研究の動機と目的

• VLSI設計におけるイントラダイプロセス変動の増大する課題に対処し、正確で効率的なタイミング最適化を可能にする。
• 大規模回路におけるゲートサイズ最適化のためのブルートフォース統計的タイミング解析の計算不能性を克服する。
• 摂動の完全な再伝搬を避けて、ゲートサイズ変更に起因する遅延分布の変化を計算する手法を開発する。
• 実行時間の短縮と精度の維持を両立させることで、実用的な統計的タイミング最適化を実現する。

提案手法

• ゲートサイズ変更が回路の遅延分布に与える影響を推定する感受度ベースのアプローチを採用する。
• 回路内を伝搬する際に減少する摂動境界に基づく、新たな理論を提唱する。これにより、無視できる感受度を早期にプルーニング可能となる。
• 減少する境界を活用することで、正確性を損なわず、不要な感受度計算を排除する正確なプルーニングアルゴリズムを設計する。
• 主な影響を持つ感受度パスにのみ焦点を当てることで、完全な統計的遅延分布の再計算を回避する。
• 統計的静的タイミング解析（SSTA）と統合し、プロセス変動下での99パーセンタイル遅延最適化を実現する。
• ISCASベンチマーク回路を用いて、精度と実行時間効率の両面で妥当性を検証する。

実験結果

リサーチクエスチョン

• RQ1 ブルートフォースシミュレーションを避けて、統計的タイミング制約下でのゲートサイズ最適化により、最悪遅延を改善する方法は何か？
• RQ2 イントラダイプロセス変動が、回路遅延に対するゲートサイズ最適化の感受度に与える影響は何か？
• RQ3 摂動境界を用いて、統計的タイミング解析における影響が小さいゲートサイズ変更を体系的にプルーニングできるか？
• RQ4 減少する摂動境界に基づくプルーニングは、統計的最適化における実行時間の短縮をどの程度達成できるか、かつ精度を維持できるか？
• RQ5 本手法はブルートフォースアプローチと比較して、遅延改善度と計算コストの両面でどの程度優れているか？

主な発見

• 提案手法は、同じ回路面積において99パーセンタイル遅延で最大10.5%の改善を達成し、顕著なタイミング最適化効果を示した。
• 提案された最適化ツールの実行時間は、ブルートフォース手法に比べ最大56倍高速であり、大規模設計への実用的応用を可能にした。
• 減衰する摂動境界を活用することで、正確なプルーニングが実現され、計算量の削減にもかかわらず精度の損失が生じない。
• 決定論的最悪パスではなく、統計的遅延分布に焦点を当てることで、イントラダイプロセス変動を効果的に扱える。
• ISCASベンチマーク回路においてもスケーラビリティを示し、複数のテストケースで一貫した性能向上を達成した。
• 感受度ベースの最適化に境界に基づくプルーニングを組み合わせることで、統計的タイミング駆動型ゲートサイズ最適化において正確かつ効率的であることが確認された。