[論文レビュー] Verifying Sequential Consistency on Shared-Memory Multiprocessors by Model Checking

Shaz Qadeer|ArXiv.org|Aug 25, 2001

Formal Methods in Verification参考文献 15被引用数 8

ひとこと要約

この論文は、固定されたプロセッサ数およびメモリロケーション数、任意のデータ値を前提とした共有メモリマルチプロセッサにおける順序整合性の検証を、音声的かつ完全なモデルチェックイングアルゴリズムとして提示する。現実のシステムに共通する因果関係およびデータ独立性を活用することで、検証問題を書き込み順序整合性の確認に還元し、手動による証拠構築を回避する完全自動検証を可能にする。

ABSTRACT

The memory model of a shared-memory multiprocessor is a contract between the designer and programmer of the multiprocessor. The sequential consistency memory model specifies a total order among the memory (read and write) events performed at each processor. A trace of a memory system satisfies sequential consistency if there exists a total order of all memory events in the trace that is both consistent with the total order at each processor and has the property that every read event to a location returns the value of the last write to that location. Descriptions of shared-memory systems are typically parameterized by the number of processors, the number of memory locations, and the number of data values. It has been shown that even for finite parameter values, verifying sequential consistency on general shared-memory systems is undecidable. We observe that, in practice, shared-memory systems satisfy the properties of causality and data independence. Causality is the property that values of read events flow from values of write events. Data independence is the property that all traces can be generated by renaming data values from traces where the written values are distinct from each other. If a causal and data independent system also has the property that the logical order of write events to each location is identical to their temporal order, then sequential consistency can be verified algorithmically. Specifically, we present a model checking algorithm to verify sequential consistency on such systems for a finite number of processors and memory locations and an arbitrary number of data values.

研究の動機と目的

• 共有メモリマルチプロセッサにおける順序整合性の検証という課題に取り組む。これは、有限のパrameter値でさえ一般には決定不能である。
• アルゴリズム的検証を可能にする実用的仮定（因果関係およびデータ独立性）を同定する。
• 手動による証拠総順序の構築を回避する自動モデルチェックイング手法を開発する。これにより検証作業を軽減する。
• プロセッサおよびメモリロケーションの数を固定しつつ、任意のデータ値を扱えるようにし、デバッグ用途にスケーラブルな検証を実現する。
• より複雑な検証作業の前段階として、形式的保証を伴うキャッシュコherエンスプロトコルの検証の基盤を提供する。

提案手法

• 因果関係の性質を利用：すべての読込イベントは、直前の書き込みまたは初期値から読み込む必要があり、書き込みからのデータフローを保証する。
• データ独立性を採用：プロトコルの振る舞いはデータ値の名前付けの変更に対して不変であり、区別可能な値が書かれた明確な実行経路での解析が可能になる。
• 証拠総順序問題を、各メモリロケーションごとの書き込みイベントの総順序の指定に還元する。これにより、すべてのイベントに対する部分順序が誘導される。
• 誘導された部分順序がローカルプロセッサ順序と整合しており、かつ順序整合性条件を満たすことを検証するモデルチェッカーを構築する。
• プロセッサおよびロケーションの対称性を仮定することで、モデルチェックイングの補題数を指数的から min(n, m) に削減し、スケーラビリティを向上させる。
• 原子的読み書きイベントにこの手法を適用し、リクエスト順序とレスポンス順序が一致する場合には、リクエスト-レスポンスモデルへの拡張も可能である。

実験結果

リサーチクエスチョン

• RQ1 プロセッサ数およびメモリロケーション数を固定し、任意のデータ値を扱える共有メモリシステムにおいて、順序整合性を自動的に検証できるか？
• RQ2 順序整合性検証の決定不能性が、どのような仮定のもとで決定可能になるか？
• RQ3 因果関係およびデータ独立性を用いることで、手動で構築されたシリアルライザーまたは証拠生成器の必要性を排除できるか？
• RQ4 プロセッサおよびメモリロケーションの対称性をどのように活用して、モデルチェックイングの状態空間を削減できるか？
• RQ5 無限の記憶領域や複雑な有限状態機械を必要とせずに、音声的かつ完全な検証を達成できるか？

主な発見

• 本論文は、因果関係およびデータ独立性を満たす共有メモリシステムにおいて、n および m を固定し、v を任意として、順序整合性をアルゴリズム的に検証可能であることを確立した。
• 本手法は音声的かつ完全である。すなわち、すべての順序整合性のあるトレースを正しく特定し、それらに限定して識別する。
• 各ロケーションごとの書き込みイベント順序に焦点を当てることで、無限の履歴を追跡する必要を避け、一般の検証における核心的障害を回避した。
• 対称性仮定の活用により、必要なモデルチェックイング補題数を n および m に関して指数的から min(n, m) に削減し、大幅に効率性が向上した。
• 本手法は、シリアルライザーに基づくモデルチェックイングなど、既存手法よりも自動化度と状態空間のオーバーヘッドの面で優れている。
• 書き込み順序の決定を値の読込より前に行える限り、本手法はラジオロジカルキャッシュなど、より広範なプロトコルへも拡張可能である。