[논문 리뷰] An Efficient Reconfigurable FIR Digital Filter Using Modified Distribute Arithmetic Technique

Naveen S. Naik, Kiran Agarwal Gupta|arXiv (Cornell University)|2017. 04. 27.

Digital Filter Design and Implementation참고 문헌 2인용 수 5

한 줄 요약

이 논문은 하드웨어 복잡성을 줄이기 위해 다중화기 기반 블록을 재사용하고 캐리 레이크얼러 애드더 트리를 적용한 수정된 분산 산술 기법을 사용하는 재구성 가능한 FIR 디지털 필터를 제안한다. VHDL 구현 및 Xilinx 합성 도구를 통한 검증을 통해 기존 구조에 비해 셀 수를 42% 감소시키고, LUT 플립플롭 쌍을 40% 감소시키며, 전력 소비를 2% 줄이는 데 성공했다.

ABSTRACT

This paper provides modified Distributed Arithmetic based technique to compute sum of products saving appreciable number of Multiply And accumulation blocks and this consecutively reduces circuit size. In this technique multiplexer based structure is used to reuse the blocks so as to reduce the required memory locations. In this technique a Carry Look Ahead based adder tree is used to have better area-delay product. Designing of FIR filter is done using VHDL and synthesized using Xilinx 12.2 synthesis tool and ISIM simulator. The power analysis is done using Xilinx Xpower analyzer. The proposed structure requires nearly 42% less cells, 40% less LUT flip-flop pairs used, and also 2% less power compared with existing structure.

연구 동기 및 목표

• 재구성 가능한 FIR 필터의 하드웨어 복잡성을 줄여 면적과 전력 효율성을 향상시키기 위해.
• 수정된 분산 산술 기법을 통해 곱셈-누적(MAC) 블록의 수를 최소화하기 위해.
• 다중화기 기반 구조를 통해 계산 블록을 재사용하여 메모리 사용량을 줄이기 위해.
• 캐리 레이크얼러 애드더 트리를 통합하여 면적-지연 제품을 향상시키기 위해.
• FIR 필터 구현에서 더 낮은 전력 소비와 줄어든 LUT 플립플롭 쌍을 달성하기 위해.

제안 방법

• 합리적인 곱셈-합산(MAC) 블록 수를 확보하기 위해 수정된 분산 산술 기법을 적용하여 합-곱 연산을 효율적으로 계산한다.
• 메모리 위치 수요를 줄이기 위해 블록 재사용을 가능하게 하는 다중화기 기반 구조를 사용한다.
• 속도 향상과 면적-지연 제품 감소를 위해 캐리 레이크얼러 애드더 트리를 통합한다.
• 성능 평가를 위해 FIR 필터를 VHDL로 설계하고 Xilinx ISE 12.2를 사용해 합성한다.
• 에너지 효율성을 평가하기 위해 Xilinx Xpower 분 析기 를 사용해 전력 분 析 를 수행한다.
• 설계는 ISIM을 사용해 시뮬레이션하고 기존 필터 아키텍처와 대조하여 평가한다.

실험 결과

연구 질문

• RQ1 성능에 손상이 가지 않도록 재구성 가능한 FIR 필터의 MAC 블록 수를 어떻게 최소화할 수 있는가?
• RQ2 다중화기 구조를 통한 블록 재사용이 메모리 및 논리 자원 사용에 얼마나 기여하는가?
• RQ3 캐리 레이크얼러 애드더 트리를 통합할 경우 FIR 필터 아키텍처의 면적-지연 제품에 어떤 영향을 미치는가?
• RQ4 제안된 수정된 분산 산술 기법을 통해 전력 효율성 향상과 셀 수 감소에 어떤 개선을 이룰 수 있는가?
• RQ5 면적, 전력, LUT 사용 측면에서 제안된 필터는 기존 FIR 필터 설계와 정량적으로 어떻게 비교되는가?

주요 결과

• 제안된 필터는 기존 구조에 비해 셀 수를 42% 감소시켰다.
• 기본 설계에 비해 LUT 플립플롭 쌍을 40% 줄였다.
• 기존 설계에 비해 전력 소비를 2% 감소시켰다.
• 다중화기 기반 블록 재사용 전략을 통해 메모리 요구량을 효과적으로 줄였다.
• 캐리 레이크얼러 애드더 트리는 더 나은 면적-지연 제품 기여로 전체 효율성을 향상시켰다.
• VHDL 기반 설계는 Xilinx ISE 12.2와 ISIM을 사용해 성공적으로 합성되고 시뮬레이션되어 기능 정확성과 성능 향상을 확인했다.