[논문 리뷰] Asynchronous Early Output Section-Carry Based Carry Lookahead Adder with Alias Carry Logic

P. Balasubramanian, Cuong Dang외 2명|arXiv (Cornell University)|2017. 10. 16.

Low-power high-performance VLSI design인용 수 3

한 줄 요약

이 논문은 이종 캐리 논리와 이중 레일 인코딩 및 4단계 핸드셰이킹을 활용하여 지연에 민감하지 않은 작동을 구현하는 이국적 캐리 기반 캐리 레이크업 더블러(ASCBCLA)를 제안한다. 32/28nm CMOS 공정을 사용하여, 약한 신호 지시 SCBCLA에 비해 면적을 13% 감소시키고, 초기 출력 재귀 CLA에 비해 지연을 16% 감소시켰으며, 전력이나 면적의 증가 없이도 성능을 향상시켰다.

ABSTRACT

A new asynchronous early output section-carry based carry lookahead adder (SCBCLA) with alias carry output logic is presented in this paper. To evaluate the proposed SCBCLA with alias carry logic and to make a comparison with other CLAs, a 32-bit addition operation is considered. Compared to the weak-indication SCBCLA with alias logic, the proposed early output SCBCLA with alias logic reports a 13% reduction in area without any increases in latency and power dissipation. On the other hand, in comparison with the early output recursive CLA (RCLA), the proposed early output SCBCLA with alias logic reports a 16% reduction in latency while occupying almost the same area and dissipating almost the same average power. All the asynchronous CLAs are quasi-delay-insensitive designs which incorporate the delay-insensitive dual-rail data encoding and adhere to the 4-phase return-to-zero handshaking. The adders were realized and the simulations were performed based on a 32/28nm CMOS process.

연구 동기 및 목표

• 고성능 컴퓨팅 시스템을 위한 저면적, 저지연 이방성 더블러 설계를 목적으로 한다.
• 기존 캐리 레이크업 더블러의 면적과 타이밍 측면에서의 한계를 해결하기 위해 초기 출력 기능을 도입한다.
• 섹션 캐리 기반 CLA 아키텍처와 이국적 캐리 논리를 통합하여 이방성 설계의 효율성을 향상시킨다.
• 지연에 민감하지 않으며 전력 효율성을 유지하면서 성능 지표를 향상시킨다.
• 32비트 구성으로 기존 이방성 CLA 설계와의 비교를 위해 제안된 더블러를 평가한다.

제안 방법

• 32비트 더블러를 처리 가능한 섹션으로 분할하여 더 빠른 캐리 계산을 위한 섹션 캐리 기반 캐리 레이크업 아키텍처를 적용한다.
• 이국적 캐리 논리를 도입하여 초기 출력 신호를 생성함으로써 비용이나 전력 증가 없이 핵심 경로 지연을 감소시킨다.
• 지연에 민감하지 않은 작동을 보장하기 위해 이중 레일 데이터 인코딩과 4단계 리턴투제로 핸드셰이킹을 사용한다.
• 이방성 설계는 준지연 민감성으로 구현되어 게이트 및 배선 지연에 관계없이 정확한 작동을 보장한다.
• 정확한 전력, 면적, 지연 모델링을 가능하게 하기 위해 32/28nm CMOS 공정 기반으로 구현한다.
• 시뮬레이션을 통해 제안된 SCBCLA를 약한 신호 지시 SCBCLA 및 초기 출력 재귀 CLA(RCLA)와 비교한다.

실험 결과

연구 질문

• RQ1 지연에 민감하지 않은 캐리 레이크업 더블러를 어떻게 저면적으로 최적화하면서 저지연을 유지할 수 있는가?
• RQ2 이국적 캐리 논리는 면적이나 전력 증가 없이도 섹션 캐리 기반 CLA에서 핵심 경로 지연을 효과적으로 감소시킬 수 있는가?
• RQ3 이국적 캐리 논리를 갖춘 초기 출력 SCBCLA는 기존 이방성 CLA 설계와 비교해 성능과 자원 사용 측면에서 어떻게 다른가?
• RQ4 이중 레일 인코딩과 4단계 핸드셰이킹의 통합이 제안된 설계에서 신뢰성을 얼마나 향상시키는가?
• RQ5 이국적 캐리 논리를 갖춘 이방성 SCBCLA에서 면적, 지연, 전력 소산 간의 상호 교환 관계는 어떠한가?

주요 결과

• 이국적 캐리 논리를 갖춘 초기 출력 SCBCLA는 약한 신호 지시 SCBCLA에 비해 면적을 13% 감소시켰으며, 지연이나 전력 소비의 증가 없이도 성능을 유지했다.
• 초기 출력 재귀 CLA(RCLA)에 비해 제안된 설계는 지연을 16% 감소시켰으며, 거의 동일한 면적과 평균 전력 소비를 유지했다.
• 이중 레일 인코딩과 4단계 리턴투제로 핸드셰이킹을 통해 지연에 민감하지 않은 작동을 유지하여 가변 지연 조건에서도 정확한 작동을 보장했다.
• 모든 이방성 CLA 설계, 포함하여 제안된 설계도 정확한 성능 평가를 위해 32/28nm CMOS 공정을 사용하여 구현되었다.
• 시뮬레이션 결과, 이국적 캐리 논리가 초기 출력 생성을 가능하게 하여 면적이나 전력 부담 없이 핵심 경로 지연을 감소시켰음을 확인했다.
• 결과적으로, 이국적 캐리 논리를 갖춘 제안된 SCBCLA는 이방성 산술 회로에서 면적, 지연, 전력 효율성 간의 유리한 상호 교환 관계를 제공함을 입증했다.