[논문 리뷰] Critique of "Asynchronous Logic Implementation Based on Factorized DIMS"

P. Balasubramanian|arXiv (Cornell University)|2017. 11. 07.

Low-power high-performance VLSI design참고 문헌 45인용 수 5

한 줄 요약

이 검토는 '인수분해된 DIMS 기반 이방성 논리 구현' 논문에 대한 심각한 결함을 규명하며, 해결되지 않은 게이트 고립 문제와 잘못된 논리 합성 비용 계산 방식을 드러낸다. 논문은 일반적인 합성 알고리즘의 부재와 안전하지 않은 분해 방식에 의존함으로써 그 타당성을 상실하며, 이는 분야의 발전을 이룰 수 없고 오히려 혼란을 야기한다. 반면 기존에 더 우수한 방법들이 존재함을 강조한다.

ABSTRACT

This paper comments on "Asynchronous Logic Implementation Based on Factorized DIMS" [Journal of Circuits, Systems, and Computers, vol. 26, no. 5, 1750087: 1-9, May 2017] with respect to two main problematic issues: i) the gate orphan problem implicit in the factorized DIMS approach discussed in the referenced article which affects its strong-indication, and ii) how the enumeration of product terms to represent the synthesis cost is skewed in the referenced article because the logic expression contains sum of products and also product of sums. It is observed that the referenced article has not provided a general logic synthesis algorithm excepting only an example illustration involving a 3-input AND logic function. The absence of a general logic synthesis algorithm would make it difficult to reproduce the research described in the referenced article. Moreover, the example illustration in the referenced article describes an unsafe logic decomposition which is not suitable for the multi-level synthesis of strong-indication asynchronous circuits. Further, a logic synthesis method which safely decomposes the DIMS solution to synthesize multi-level strong-indication asynchronous circuits is available in the existing literature, which was neither cited nor taken up for comparison in the referenced article, which is another drawback. Subsequently, it is concluded that the referenced article has not advanced existing knowledge in the field but on the contrary, has caused confusions. Hence, in the interest of readers, this paper additionally highlights some important and relevant literature which provide valuable information about robust asynchronous circuit synthesis techniques which employ delay-insensitive codes for data representation and processing and the 4-phase return-to-zero handshake protocol for data communication.

연구 동기 및 목표

• 인수분해된 DIMS 기반 이방성 논리 구현 논문이 게이트 고립 문제를 다루는 방식에 대한 핵심 결함을 규명하고 분석하는 것.
• 합성 비용을 표현하기 위해 사용된 제품항의 불일치한 수량 세기 방식이 비용 지표에 미치는 영향을 검토하는 것.
• 논문에서 제시된 일반적인 논리 합성 알고리즘이 부재하고, 단 하나의 안전하지 않은 3입력 AND 예제에 의존하고 있음을 입증하는 것.
• 다중 수준 강력 표시 이방성 회로를 위한 더 안전하고 기존에 검증된 논리 합성 방법이 논문에서 인용되거나 비교되지 않았음을 강조하는 것.
• 논문이 분야를 발전시키지 못하고 오히려 혼란을 야기하며, 이를 보완하기 위해 안정적이고 기존의 이방성 회로 설계 기법을 권장하는 것.

제안 방법

• 인수분해된 DIMS 접근법을 분석하여, 강력 표시 동작을 해칠 수 있는 게이트 고립 문제를 해결하지 못함을 지적한다.
• 합성 비용 수량 세기 과정에서 합의 곱과 곱의 합 표현식을 일관되지 않게 취급함으로써 비용 지표가 왜곡됨을 규명한다.
• 제시된 단일 예제(3입력 AND)를 평가하여, 다중 수준 강력 표시 회로에 적합하지 않은 안전하지 않은 논리 분해를 포함하고 있음을 입증한다.
• 기존 문헌을 검토하여, DIMS 해법을 다중 수준 강력 표시 이방성 회로로 분해하는 검증된 안전한 논리 합성 방법을 식별한다.
• 논문의 접근법과 기존 안전한 방법을 비교하여 후자의 우월성과 전자의 재현 불가능성을 입증한다.
• 지연에 민감하지 않은 코드와 4단계 리턴투제로 수동 프rotocol를 사용하는 기존의 안정된 이방성 설계 기법을 참고할 것을 권장한다.

실험 결과

연구 질문

• RQ1 참고 논문의 인수분해된 DIMS 접근법은 강력 표시 이방성 회로에서 게이트 고립 문제를 올바르게 해결하는가?
• RQ2 제품항의 불일치한 수량 세기 방식이 참고 논문에서 보고된 합성 비용에 어떤 영향을 미치는가?
• RQ3 참고 논문에서 제시된 논리 분해 방식은 다중 수준 합성에 안전하고 적합한가?
• RQ4 참고 논문은 일반적인 논리 합성 알고리즘을 제시하는가, 아니면 단일 예시에 국한된 것인가?
• RQ5 강력 표시 이방성 회로를 합성하기 위한 기존에 검증된 안전하고 더 견고한 대안들이 참고 논문에서 간과되었는가?

주요 결과

• 참고 논문은 인수분해된 DIMS 접근법이 내재한 게이트 고립 문제를 해결하지 못하여, 강력 표시 성질이 훼손된다.
• 논리 표현식에서 합의 곱과 곱의 합 표현식을 일관되지 않게 취급함으로써 합성 비용 지표가 왜곡된다.
• 일반적인 논리 합성 알고리즘이 부재하고, 단 하나의 안전하지 않은 3입력 AND 기능 예제에 의존하고 있다.
• 기존 문헌에는 DIMS 해법을 다중 수준 강력 표시 이방성 회로로 분해하는 검증된 안전한 논리 합성 방법이 존재하지만, 이는 인용되거나 비교되지 않았다.
• 참고 논문은 분야를 발전시키지 못하고 오히려 혼란을 야기하며, 방법론적 결함으로 인해 그 주장은 재현 불가능하다.
• 지연에 민감하지 않은 코드와 4단계 리턴투제로 수동 프로토콜를 사용하는 안정적인 대안들이 존재하며, 신뢰할 수 있는 이방성 회로 설계를 위해 이를 우선적으로 고려해야 한다.