[논문 리뷰] Early Output Hybrid Input Encoded Asynchronous Full Adder and Relative-Timed Ripple Carry Adder

Padmanabhan Balasubramanian, K. Prasad|arXiv (Cornell University)|2016. 08. 03.

Low-power high-performance VLSI design참고 문헌 13인용 수 7

한 줄 요약

이 논문은 이중레일 및 1-of-4 지연 무관 코드를 사용하는 하이브리드 입력 인코딩 비동기 전가산기로, 데이터에 의존하는 전방 지연을 가능하게 하고 최소한의 역방향 지연을 제공한다. 리버브 캐리 애드더(RCA)에서 사용할 경우, 기존 32비트 RCA보다 전방 지연이 7.9% 낮고 면적이 5.6% 작으며, 내부 캐리 신호에 대해 작은 상대적 타이밍 가정 하에 이론적 사이클 시간이 10.9% 향상된다.

ABSTRACT

This paper presents a new early output hybrid input encoded asynchronous full adder designed using dual-rail and 1-of-4 delay-insensitive data codes. The proposed full adder when cascaded to form a ripple carry adder (RCA) necessitates the use of a small relative-timing assumption with respect to the internal carries, which is independent of the RCA size. The forward latency of the proposed hybrid input encoded full adder based RCA is data-dependent while its reverse latency is the least equaling the propagation delay of just one full adder. Compared to the best of the existing hybrid input encoded full adders based 32-bit RCAs, the proposed early output hybrid input encoded full adder based 32-bit RCA enables respective reductions in forward latency and area by 7.9% and 5.6% whilst dissipating the same average power; in terms of the theoretically computed cycle time, the latter reports a 10.9% reduction compared to the former.

연구 동기 및 목표

• 리버브 캐리 애드더에서 전방 지연을 줄이기 위해 조기 출력 기능을 갖춘 비동기 전가산기를 설계한다.
• 전체 전가산기의 전파 지연 시간과 동일한 수준으로 역방향 지연을 최소화한다.
• 기존 설계와 동일한 평균 전력 소모를 유지하면서 면적과 전력 소모를 줄인다.
• 하이브리드 입력 인코딩과 지연 무관 인코딩을 활용해 확장 가능하고 고성능의 애드더 설계를 가능하게 한다.
• RCA 크기와 무관하게 작고 상대적인 타이밍 가정을 도입함으로써 내부 캐리 신호에 대한 유연성을 확보한다.

제안 방법

• 비동기 회로에서 고장 없음 작동을 보장하기 위해 전가산기는 이중레일 및 1-of-4 지연 무관 데이터 인코딩을 사용한다.
• 조기 출력 감지를 지원하는 방식으로 입력 신호를 하이브리드 입력 인코딩 방식으로 표현한다.
• 입력 전이에 기반해 합 출력을 가능한 한 빨리 생성할 수 있도록 고유한 논리 구조를 구현한다.
• 리버브 캐리 애드더(RCA)는 내부 캐리 신호에 대해 작은 상대적 타이밍 가정을 적용하여 캐리 전파를 데이터 의존적 지연에서 분리한다.
• 가장 느린 경로가 단일 전가산기 지연 시간으로 제한되도록 하여 역방향 지연을 최소화하기 위해 회로를 최적화한다.
• 32비트 RCA 구성에 대해 이론적 사이클 시간 및 지연 시간 메트릭을 사용해 설계를 합성하고 평가한다.

실험 결과

연구 질문

• RQ1 전방 지연을 줄이기 위해 조기 출력 기능을 갖춘 비동기 전가산기를 설계할 수 있는가?
• RQ2 이중레일 및 1-of-4 코드를 사용한 하이브리드 입력 인코딩은 리버브 캐리 애드더에서 전방 및 역방향 지연에 어떤 영향을 미치는가?
• RQ3 내부 캐리 신호에 대해 작은 상대적 타이밍 가정을 도입할 경우 면적과 성능에 어떤 영향을 미치는가?
• RQ4 기존 하이브리드 입력 인코딩 RCA 대비 전방 지연과 면적을 얼마나 줄일 수 있는가?
• RQ5 제안된 RCA의 이론적 사이클 시간은 기존 설계 대비 얼마나 향상되는가?

주요 결과

• 제안된 조기 출력 하이브리드 입력 인코딩 전가산기는 기존 최고 수준의 32비트 RCA 대비 7.9% 낮은 전방 지연을 달성한다.
• 기존 설계와 동일한 평균 전력 소모를 유지하면서 면적을 5.6% 줄였다.
• 기존 최고 수준의 하이브리드 입력 인코딩 32비트 RCA 대비 이론적 사이클 시간이 10.9% 향상되었다.
• 역방향 지연은 단 한 개의 전가산기 전파 지연으로 최소화되어 최악의 경우 지연도 최소화된다.
• 내부 캐리 신호에 대한 상대적 타이밍 가정은 작고 RCA 크기와 무관하여 확장 가능한 설계를 가능하게 한다.
• 1-of-4 및 이중레일 인코딩의 사용은 고장 없음 작동과 비동기 환경에서의 강건성을 보장한다.