[논문 리뷰] Standard Cell Library Design and Optimization Methodology for ASAP7 PDK

Xiaoqing Xu, Nishi Shah외 4명|arXiv (Cornell University)|2018. 07. 30.

Low-power high-performance VLSI design인용 수 11

한 줄 요약

이 논문은 7nm 노드에서 ASAP7 PDK를 사용하여 표준 셀 라이브러리 설계 및 최적화를 위한 종합적인 방법론을 제시한다. 고갈된 소스 트랜지스터 크기 조정과 일반화된 유클리드 경로 기반 배치를 활용하여 고성능 레이아웃을 달성하며, 더 풍부한 라이브러리(α 라이브러리)가 최소 라이브러리에 비해 고주파수에서 시간 마감 및 PPA 지표를 크게 향상시킨다는 것을 입증한다.

ABSTRACT

Standard cell libraries are the foundation for the entire backend design and optimization flow in modern application-specific integrated circuit designs. At 7nm technology node and beyond, standard cell library design and optimization is becoming increasingly difficult due to extremely complex design constraints, as described in the ASAP7 process design kit (PDK). Notable complexities include discrete transistor sizing due to FinFETs, complicated design rules from lithography and restrictive layout space from modern standard cell architectures. The design methodology presented in this paper enables efficient and high-quality standard cell library design and optimization with the ASAP7 PDK. The key techniques include exhaustive transistor sizing for cell timing optimization, transistor placement with generalized Euler paths and back-end design prototyping for library-level explorations.

연구 동기 및 목표

• FinFET과 제한적인 설계 규칙으로 인해 7nm 노드에서 표준 셀 라이브러리 설계의 복잡성이 증가하고 있는 데 대응하기 위해.
• ASAP7 PDK 하에서 고성능 표준 셀 레이아웃 생성을 위한 확장 가능하고 자동화된 방법론을 개발하기 위해.
• 학술 연구를 위해 전체 후단 흐름 메트릭스(PPA) 기반의 라이브러리 수준 최적화를 가능하게 하기 위해.
• 공개 가능한 고정밀 표준 셀 라이브러리(min lib 및 α lib)를 연구 기준으로 제공하기 위해.
• SC 아키텍처(9트랙 대비 7.5트랙)와 라이브러리의 풍부함이 설계 마감 및 성능에 미치는 영향을 탐색하기 위해.

제안 방법

• FinFET 기반 표준 셀에서 상승 및 하강 에지 지연을 균형 잡기 위해 고갈된 트랜지스터 크기 조정을 적용한다.
• 고급 유클리드 경로 이론을 적용하여 개선된 솔루션 공간을 가진 고성능 트랜지스터 배치를 생성한다.
• 일반화된 유클리드 경로 프레임워크 내에서 핀 접근성, 디퓨전 브레이크, 덱스트리 게이트 삽입을 지원한다.
• 전체 후단 설계 흐름(합성, 배치, 라우팅)을 사용하여 라이브러리 수준의 PPA 메트릭스를 평가하고 최적화한다.
• 다른 트랙 자원과 필름 수를 가진 9트랙 및 7.5트랙 두 가지 SC 아키텍처를 비교한다.
• 시간, 전력, 면적 측면에서 최소(min lib) 및 향상된(α lib) 라이브러리를 비교함으로써 라이브러리의 풍부함을 평가한다.

실험 결과

연구 질문

• RQ1 고갈된 트랜지스터 크기 조정은 7nm FinFET 표준 셀에서 시간 균형을 어떻게 향상시키는가?
• RQ2 일반화된 유클리드 경로 기반 배치는 복잡한 표준 셀 설계에서 레이아웃 품질과 솔루션 공간을 어느 정도 향상시키는가?
• RQ3 ASAP7 PDK에서 SC 아키텍처(9트랙 대비 7.5트랙)는 라우팅 가능성, 시간, 면적에 어떤 영향을 미치는가?
• RQ4 라이브러리의 풍부함(min lib 대비 α lib)은 고주파수 설계에서 시간 마감 및 PPA 메트릭스에 어떤 영향을 미치는가?
• RQ5 학술 연구 기준이 될 수 있는, ASAP7 PDK 하에서 표준 셀 라이브러리의 기본 PPA 결과는 무엇인가?

주요 결과

• α 라이브러리는 min 라이브러리보다 더 나은 시간 마감 성능을 보이며, 9트랙 아키텍처에서 1.0GHz에서 음의 슬래시(WNS)가 0ps로 감소하는 반면, min 라이브러리는 음의 WNS 값을 보인다.
• 0.9GHz 및 1.0GHz에서 α 라이브러리는 성공적으로 시간 마감을 달성하지만, min 라이브러리는 음의 WNS 및 TNS 값을 보이며 실패한다.
• 7.5트랙 아키텍처에서 0.8GHz에서 α 라이브러리는 min 라이브러리보다 약간 더 높은 전력(0.05mW)과 면적(49.5µm²)을 차지하지만, 더 나은 시간 성능을 확보한다.
• 7.5트랙 아키텍처는 메탈-1 트랙 수가 적어 내부 셀 라우팅 문제를 더 많이 겪으며, 메탈-2 라우팅 의존도가 증가한다.
• 일반화된 유클리드 경로 접근법은 기존 방법에 비해 훨씬 더 큰 솔루션 공간을 제공하며, 핀 접근성 및 디퓨전 브레이크와 같은 복잡한 제약 조건을 수용할 수 있다.
• 전체 흐름 PPA 메트릭스 기반의 라이브러리 수준 최적화는 향후 표준 셀 설계 및 최적화 분야의 학술 연구를 위한 강력하고 데이터 기반의 기초를 제공한다.