[論文レビュー] Constraining the Synopsys Pin Access Checker Utility for Improved Standard Cells Library Verification Flow

Yongfu Li, Chin Hui Lee+4 more|arXiv (Cornell University)|May 25, 2018

VLSI and Analog Circuit Testing参考文献 4被引用数 3

ひとこと要約

本稿では、標準セルライブラリ検証を向上させるために、Synopsys Pin Access Checker (PAC) ユーティリティの強化された制約を提案する。設計フローの初期段階でピンアクセスの問題を前もって検出することで、設計の反復回数を削減し、ルーティング可能性を向上させ、先端ノードのIC設計における面積オーバーヘッドを最小限に抑える。

ABSTRACT

While standard cell layouts are drawn with minimum design rules for maximum benefit of design area shrinkage, the complicated design rules begin to cause difficulties with signal routes accessing the pins in standard cell layouts. Multiple design iterations are required to resolve routing issues, thus increasing the runtime and the overall chip area. To optimize the chip performance, power and area (PPA) and improve the routability, it is necessary to consider the pin accessibility during standard cell development phase so that each cell is designed to maximize the number of feasible pin-access solutions available to the router. As part of the Synopsys IC Compiler Library Preparation Reference Methodology, the Synopsys Pin Access Checker (PAC) reports DRC violations associated with the standard cell. Based on Synopsys PAC's methodology, we demonstrate several methods to improve the probability of detecting pin accessibility issues, such as reducing the number of cells required for each Synopsys 'testcell', increasing the complexity of the pin connectivity assignment and recommending the router constraints.

研究の動機と目的

• きつい設計ルールに起因する先端ノード標準セルライブラリにおけるピンアクセス課題の解消。
• 標準セル開発中のルーティング障害に起因する設計の反復回数の削減。
• Synopsys Pin Access Checker (PAC) が検証フローの初期段階でピンアクセス違反を早期に検出する有効性の向上。
• ライブラリ準備段階でピンアクセスを前もって制約することで、ルーティング可能性を向上させ、面積オーバーヘッドを最小限に抑える。
• Practical constraints を Synopsys IC Compiler Library Preparation Reference Methodology に統合し、検証の堅牢性を向上。

提案手法

• ピンアクセス問題に対する感受性を高めるために、Synopsys の 'testcell' 設定に stricter 制約を定義・適用する。
• テストセル内のピン接続割り当ての複雑さを高め、現実的なルーティングシナリオをシミュレートする。
• 配置・配線ツールが実行可能な解決策に導くよう、ルータ制約の推奨事項を導入する。
• IC Compiler ライブラリ準備フロー内での Synopsys PAC ユーティリティを活用し、ピンアクセス関連のDRC違反を検出する。
• 一貫性とカバレッジを確保するため、複数の標準セルタイプにわたって制約付きPAC設定を体系的に検証する。
• 強化されたPACワークフローを標準ライブラリ検証手法に統合し、アクセス問題の早期検出を可能にする。

実験結果

リサーチクエスチョン

• RQ1 Synopsys Pin Access Checker をどのように制約することで、標準セル開発プロセスの初期段階でピンアクセス問題を早期に検出できるか？
• RQ2 どのテストセル設定と接続パターンが、標準セル内のルーティング関連DRC違反を最大限に検出可能にするか？
• RQ3 ルータ制約の推奨事項は、物理設計段階でのピンアクセスルートの実現可能性をどのように向上させるか？
• RQ4 制約付きPAC設定は、標準セルライブラリ検証における設計の反復回数をどの程度削減できるか？
• RQ5 ピンアクセスの事前検証によって、どの程度のルーティング可能性と面積効率の向上が達成できるか？

主な発見

• 制約付きPAC手法により、1回の検証実行あたり必要なテストセル数が顕著に削減され、効率が向上した。
• テストセル内のピン接続の複雑さを高めることで、ルーティングのボトルネックやピンアクセス違反が早期に検出された。
• ルータ制約の推奨事項により、検証段階で実現可能なピンアクセスルートを特定する可能性が高まった。
• 強化されたPACワークフローにより、物理実装の前段階でピンアクセス問題を検出でき、設計の反復回数が削減された。
• ルーティング混雑に起因する面積オーバーヘッドを最小限に抑えることで、全体のPPA（パフォーマンス、パワー、面積）が向上した。
• 本手法は、Synopsys IC Compiler Library Preparation Reference Methodology に正常に統合され、Synopsys User Conference 2017 で検証された。