[論文レビュー] Optimization of CNOT circuits under topological constraints.

Bujiao Wu, Xiaoyu He+5 more|arXiv (Cornell University)|Oct 31, 2019

Quantum Computing Algorithms and Architecture参考文献 40被引用数 5

ひとこと要約

この論文は、NISQデバイスにおけるトポロジカル制約下で最適化されたCNOT回路合成手法を提案し、アーキテクチャに応じたアーカイブ量子ビットを用いて、サブ2次回路サイズと線形深さを達成した。この手法は、グリッド構造およびスパースな量子アーキテクチャにおいて、サイズと深さの両面で最先端の手法を上回り、IBMQデバイス上での実験的検証により、ノイズ下でも誤差率が低減することを示した。

ABSTRACT

CNOT circuit is the key gadget for entangling qubits in quantum computing systems. However, the qubit connectivity of noisy intermediate-scale quantum (NISQ) devices is constrained by their topological structures. To improve the performance of CNOT circuits on NISQ devices, we investigate the optimization of the size/depth of CNOT circuits under topological constraints. We firstly present a method that can optimize the size of any $n$-qubit CNOT circuit to less than $2n^2$ on any connected graph, which is optimal for sparsely connected structures. The simulation experiment shows that our method performs better than state-of-the-art results. Specifically, we present two detailed examples to illustrate the applicability of our algorithm. Furthermore, for the future device with a denser structure, we give a better optimization method that achieves $O(n^2/\log \delta)$ size on a graph with the minimum degree $\delta$, which is optimal on the regular graph. Secondly, for the grid structure, which is commonly used in current quantum devices, we demonstrate that the depth of any $n$-qubit CNOT circuit can be optimized to be linear in $n$ with certain ancillary qubits (ancillas). Our experimental results indicate this method has significant improvements compared with all of the existing methods. We further implement the two circuits commonly used in quantum variational algorithms and quantum chemistry on the 5-qubit IBMQ devices by leverage of our optimization algorithm, the experimental results show the optimized circuit has far less error when there exists noise compared to IBM mapping method.

研究の動機と目的

• NISQデバイスにおける量子ビット接続制限の課題に応じ、トポロジカル制約下でCNOT回路サイズと深さを最適化すること。
• スパースに接続された量子アーキテクチャにおいて、任意の$n$-キュービット回路に対して$2n^2$未満の最適な回路サイズを達成する手法を開発すること。
• 最小次数$\delta$を持つグラフにおいて$O(n^2 / \log \delta)$の回路サイズを達成することで、密な構造における回路効率を向上させること。特に正則グラフにおいて最適となる。
• アーカイブ量子ビットを活用して、グリッド構造のデバイス上で線形深さのCNOT回路を実現し、スケーラビリティとノイズ耐性を向上させること。
• 実際のIBMQデバイス上での実験的検証を行い、ネイティブIBMマッピング戦略と比較して誤差率が低減することを示すこと。

提案手法

• 任意の連結グラフ上で、$n$-キュービットCNOT回路のサイズを$2n^2$未満に抑える回路最適化フレームワークを提案。トポロジカル制約を活用する。
• 接続グラフの最小次数$\delta$を活用する画期的な分解技術を導入し、より密なアーキテクチャにおいて$O(n^2 / \log \delta)$の回路サイズを達成。
• アーカイブ量子ビットを用いて、グリッド構造の量子デバイス向けに深さを$O(n)$に低減。回路の機能を維持しつつ、深さを最小限に抑える。
• ハードウェアの接続性を尊重しながら、CNOTゲート数と回路深さを最小化する体系的なマッピング戦略を設計。
• シミュレーションと5キュービットIBMQデバイス上の実デバイス実験を用いて、ノイズ下での性能向上を検証。
• 変動的アルゴリズムおよび量子化学分野で一般的に用いられる2つの量子回路にこの手法を適用し、実用的有用性を示した。

実験結果

リサーチクエスチョン

• RQ1 任意のトポロジーを持つ連結量子アーキテクチャ上において、CNOT回路サイズを$2n^2$未満に最適化することは可能か？
• RQ2 最小次数$\delta$を持つグラフにおいて、特に正則グラフにおいて$O(n^2 / \log \delta)$の回路サイズを達成することは可能か？
• RQ3 アーカイブ量子ビットを用いて、グリッド構造のデバイス上でのCNOT回路の深さを$n$に関して線形に低減することは可能か？
• RQ4 ノイズ下での誤差率という観点から、提案手法は既存のマッピング戦略と比較してどのように差をつけるか？
• RQ5 最適化された回路は、IBMQのような実際のNISQデバイス上で高精度を維持して実行可能か？

主な発見

• 提案手法は、任意の連結グラフ上での$n$-キュービット回路に対して、$2n^2$未満のCNOT回路サイズを達成し、スパースに接続された構造において最適であることを示した。
• 最小次数$\delta$を持つより密なグラフでは、$O(n^2 / \log \delta)$の回路サイズを達成し、正則グラフにおいて最適であることを示した。
• グリッド構造のデバイスでは、アーカイブ量子ビットを用いて線形深さのCNOT回路を実現でき、深さのスケーラビリティを顕著に向上させた。
• シミュレーション結果から、本手法はサイズと深さの両面で最先端のアプローチを上回ることを示した。
• 5キュービットIBMQデバイス上での実験結果から、ノイズ下でもネイティブIBMマッピング手法と比較して、最適化された回路が顕著に低い誤差率を示した。
• 実ハードウェア上での量子バリエーションアルゴリズムおよび量子化学回路の実装において、誤差が効果的に低減された。