[논문 리뷰] Cost Efficient Design of Reversible Adder Circuits for Low Power Applications

Neeraj Kumar Misra, Mukesh Kumar Kushwaha외 2명|arXiv (Cornell University)|2015. 09. 11.

Quantum Computing Algorithms and Architecture참고 문헌 17인용 수 5

한 줄 요약

이 논문은 4비트 역행성 가산기 회로의 비용 효율적인 설계를 가능하게 하는 새로운 역행성 논리 게이트인 Inventive0 게이트를 제안한다. 이는 게이트 수, 불필요 출력 수, 상수 입력 수를 감소시켜 면적, 전력, 속도 측면에서 기존 설계보다 뛰어난 최적화를 달성한다. MOS 트anz이스터 수준의 구현은 전체 역행성과 낮은 전력 소모를 보장하여 VLSI 응용 분야에 적합하다.

ABSTRACT

A large amount of research is currently going on in the field of reversible logic, which have low heat dissipation, low power consumption, which is the main factor to apply reversible in digital VLSI circuit design. This paper introduces reversible gate named as Inventive0 gate. The novel gate is synthesis the efficient adder modules with minimum garbage output and gate count. The Inventive0 gate capable of implementing a 4-bit ripple carry adder and carry skip adders.It is presented that Inventive0 gate is much more efficient and optimized approach as compared to their existing design, in terms of gate count, garbage outputs and constant inputs. In addition, some popular available reversible gates are implemented in the MOS transistor design the implementation kept in mind for minimum MOS transistor count and are completely reversible in behavior more precise forward and backward computation. Lesser architectural complexity show that the novel designs are compact, fast as well as low power.

연구 동기 및 목표

• 기존의 역행성 논리 회로에서 높은 전력 소모와 복잡성 문제를 해결하기 위해.
• 역행성 가산기 설계에서 불필요 출력 수와 게이트 수를 줄이기 위해.
• 효율적이고 컴act하며 저전력인 가산기 회로를 가능하게 하는 새로운 역행성 게이트(Inventive0)를 개발하기 위해.
• 최소한의 트anz이스터 수로 MOS 트anz이스터 수준의 설계를 수행하기 위해.
• VLSI 응용 분야에 적합한 더 빠르고 컴act하며 에너지 효율적인 역행성 가산기 아키텍처를 달성하기 위해.

제안 방법

• 4비트 리플 캐리 및 캐리 스킵 가산기를 구현할 수 있는 새로운 역행성 논리 게이트인 Inventive0의 설계.
• 게이트 수와 불필요 출력 수를 최소화하기 위해 Inventive0 게이트를 사용한 효율적인 가산 모듈 합성.
• 트anz이스터 수를 최소화하는 데 중점을 두고 MOS 트anz이스터를 사용한 Inventive0 게이트의 구현.
• 정확한 정방향 및 역방향 계산을 가능하게 하여 전체 역행성 보장.
• 게이트 수, 불필요 출력 수, 상수 입력 수, 트anz이스터 효율성 측면에서 설계 평가.
• 면적, 전력, 속도 측면에서 성능 향상 여부를 입증하기 위해 기존의 역행성 게이트와의 비교.

실험 결과

연구 질문

• RQ1 어떻게 하면 게이트 수와 불필요 출력 수를 줄인 역행성 가산기 회로를 설계할 수 있는가?
• RQ2 효율적인 4비트 가산기 실현을 지원하는 새로운 역행성 게이트를 개발할 수 있는가?
• RQ3 Inventive0 게이트는 역행성 논리에서 전력 소모와 회로 복잡성에 어떤 영향을 미치는가?
• RQ4 MOS 트anz이스터 수준의 Inventive0 게이트 구현은 기존 설계 대비 트anz이스터 수와 역행성 측면에서 어떻게 비교되는가?
• RQ5 Inventive0 기반 설계는 기존의 전통적인 역행성 가산기 아키텍처에 비해 어느 정도 뛰어난가?

주요 결과

• Inventive0 게이트는 게이트 수와 불필요 출력 수를 크게 줄여 4비트 리플 캐리 및 캐리 스킵 가산기를 구현하는 데 기여한다.
• 제안된 설계는 더 낮은 아키텍처적 복잡성으로 더 빠르고 컴act한 회로를 제공한다.
• Inventive0 게이트의 MOS 트anz이스터 수준의 구현은 최소한의 트anz이스터 수를 사용하면서도 전체 역행성을 유지한다.
• Inventive0 기반 가산기 회로는 기존 설계 대비 면적과 전력 효율성 측면에서 뛰어난 성능을 보인다.
• 상수 입력 수와 불필요 출력 수를 줄여 전체 회로 효율성을 향상시킨다.
• 결과는 Inventive0 게이트가 기존의 역행성 게이트 솔루션보다 더 최적화되고 비용 효율적인 접근임을 입증한다.