[논문 리뷰] Reduced Area Low Power High Throughput BCD Adders for IEEE 754r Format

Himanshu Thapliyal, Hamid R. Arabnia외 1명|ArXiv.org|2006. 09. 08.

Low-power high-performance VLSI design참고 문헌 5인용 수 5

한 줄 요약

이 논문은 IEEE 754r 십진 부동소수점 표준을 위한 새로운 저전력, 고스루풋 BCD 더하기 회로를 제안하며, 각각 두 개의 트anz이스터로 구성된 전원 불필요 AND 및 기준 전압 불필요 OR 게이트를 도입한다. 새로운 4비트 NCLA 블록을 사용하여 최적화된 캐리 스킵 및 캐리 룩어헤드 BCD 더하기 회로를 설계하여, 중요한 논리 구성 요소에서 전원 및 기준 전압 연결을 제거함으로써 면적과 전력 소모를 감소시키고 고스루풋을 달성한다.

ABSTRACT

IEEE 754r is the ongoing revision to the IEEE 754 floating point standard and a major enhancement to the standard is the addition of decimal format. Firstly, this paper proposes novel two transistor AND and OR gates. The proposed AND gate has no power supply, thus it can be referred as the Powerless AND gate. Similarly, the proposed two transistor OR gate has no ground and can be referred as Groundless OR. Secondly for IEEE 754r format, two novel BCD adders called carry skip and carry look-ahead BCD adders are also proposed in this paper. In order to design the carry look-ahead BCD adder, a novel 4 bit carry look-ahead adder called NCLA is proposed which forms the basic building block of the proposed carry look-ahead BCD adder. Finally, the proposed two transistors AND and OR gates are used to provide the optimized small area low power high throughput circuitries of the proposed BCD adders.

연구 동기 및 목표

• IEEE 754r 부동소수점 표준에서 재무 및 상업 계산을 향상시키기 위해 십진 산술의 효율성을 향상시키기 위한 필요성 해결.
• 실시간 십진 계산을 위한 고스루풋을 유지하면서 BCD 더하기 회로의 면적과 전력 소모를 줄이기.
• 전원 및 기준 전압 연결을 제거하기 위해 각각 두 개의 트랜지스터로 구성된 새로운 트anz이스터 수준 논리 게이트인 전원 불필요 AND 및 기준 전압 불필요 OR 설계.
• 고속 동작을 위한 새로운 4비트 NCLA(신규 캐리 룩어헤드) 블록을 기반으로 최적화된 캐리 스킵 및 캐리 룩어헤드 BCD 더하기 회로 개발.
• 제안된 두 트랜지스터 게이트를 BCD 더하기 회로 아키텍처에 통합하여 면적과 전력 효율성 향상.

제안 방법

• 전원 공급선 연결이 없는 두 트랜지스터 전원 불필요 AND 게이트 설계로 정적 전력 소모 감소.
• 기준 전압 연결이 없는 두 트랜지스터 기준 전압 불필요 OR 게이트 설계로 기준 전압 관련 노이즈와 전력 손실 최소화.
• 고속 BCD 덧셈을 위한 핵심 구성 요소로 새로운 4비트 NCLA(신규 캐리 룩어헤드) 어드더 도입.
• NCLA 블록을 사용하여 캐리 신호를 동시에 계산함으로써 캐리 룩어헤드 BCD 더하기 회로의 전파 지연 감소.
• 동일한 NCLA 블록을 사용하여 캐리 스킵 BCD 더하기 회로를 실현하여 면적과 속도의 상충 관계 균형 조절.
• 전원 불필요 AND 및 기준 전압 불필요 OR 게이트를 BCD 더하기 회로에 통합하여 면적과 전력 소모 최소화.

실험 결과

연구 질문

• RQ1 IEEE 754r 십진 형식을 위한 BCD 더하기 회로는 어떻게 설계하여 고스루풋을 확보하면서 면적과 전력 소모를 최소화할 수 있는가?
• RQ2 전원 또는 기준 전압 연결이 없는 두 트랜지스터 논리 게이트가 BCD 더하기 회로의 면적과 전력 소모를 줄일 수 있는가?
• RQ3 캐리 룩어헤드 BCD 더하기 회로에 새로운 4비트 NCLA 블록을 사용할 경우 성능에 어떤 영향을 미치는가?
• RQ4 제안된 전원 불필요 AND 및 기준 전압 불필요 OR 게이트는 기존 CMOS 실현 방식과 비교해 면적과 전력 효율성에서 어떻게 비교되는가?
• RQ5 신규 게이트와 최적화된 더하기 회로 구조의 통합이 전체 BCD 더하기 회로의 효율성 향상에 얼마나 기여하는가?

주요 결과

• 제안된 전원 불필요 AND 및 기준 전압 불필요 OR 게이트는 각각 VDD 및 기준 전압 연결이 필요 없어지면서 뚜렷한 전력 절감 효과를 보였다.
• NCLA 블록은 캐리 룩어헤드 BCD 더하기 회로에서 더 빠른 캐리 전파를 가능하게 하여 핵심 경로 지연 감소.
• 캐리 룩어헤드 BCD 더하기 회로는 기존 립 캐리 또는 캐리 스킵 설계 대비 더 높은 스루풋을 달성.
• 두 트랜지스터 게이트의 통합으로 회로 면적 감소와 동적 전력 소모 감소 효과를 얻었다.
• 제안된 BCD 더하기 회로는 고성능 십진 산술 유닛에 적합한 면적-전력-스루풋의 균형을 향상시켰다.
• 6페이지 분량의 컫퍼런스 논문에서 설계가 검증되었으며, IEEE 754r 응용 분야에서 십진 산술의 실현 가능성과 성능 향상이 입증되었다.