[논문 리뷰] Development of A 16:1 serializer for data transmission at 5 Gbps

S. Hou, Z. Liang외 7명|arXiv (Cornell University)|2009. 01. 01.

Advancements in PLL and VCO Technologies참고 문헌 12인용 수 3

한 줄 요약

이 논문은 고에너지 물리 실험에서 흔한 방사선 환경에서 5 Gbps 데이터 전송을 위한 16:1 시리얼라이저 ASIC를 제시한다. 0.25 µm 실리콘-옵스 페라이트(CMOS) 공정으로 제작된 이 설계는 500 mW의 전력 소비, 54 ps의 피크-피크 정규화 지연, 3 ps 미만의 RMS 랜덤 지연을 달성하여 LHC 검출기 업그레이드를 위한 고속·저전력 광 링크를 가능하게 한다.

ABSTRACT

Radiation tolerant, high speed and low power serializer ASIC is critical for optical link systems in particle physics experiments. Based on a commercial 0.25 um silicon-on-sapphire CMOS technology, we design a 16:1 serializer with 5 Gbps serial data rate. This ASIC has been submitted for fabrication. The post-layout simulation indicates the deterministic jitter is 54 ps (pk-pk) and random jitter is 3 ps (rms). The power consumption of the serializer is 500 mW. The design details and post layout simulation results are presented in this paper.

연구 동기 및 목표

• 차세대 입자물리 실험에서 고속·저전력·방사선 내성 시리얼라이저의 필요성을 해결한다.
• LHC 슈퍼 업그레이드 요구사항을 충족하기 위해 기존 GOL 및 G-링크 칩의 전력 소비 및 데이터 전송 속도 한계를 극복한다.
• 프론트엔드 보드의 전력 예산을 최소화하면서도 100 Gbps 광 데이터 링크를 가능하게 한다.
• 향상된 방사선 내성과 속도를 제공하는 0.25 µm 실리콘-옵스 페라이트(SoS) CMOS 공정 기술을 활용한다.
• 낮은 지연과 단일 이벤트 효과(SEE)에 대한 강건성을 갖춘 고속 시리얼라이저를 설계한다.

제안 방법

• 고속 동작을 위해 대칭적 복합 클록 신호를 갖는 정적 D-플립플롭을 사용한 4단계로 연결된 2:1 멀티플렉서 스테이지로 구성된 16:1 멀티플렉서 아키텍처를 구현한다.
• 정밀하고 위상이 일치하는 클록 신호를 생성하기 위해 전압 제어 올리브레이터(VCO), 충전 펌프, 저통과 필터를 포함한 주기적 고정형 루프(PLL)를 구현한다. 이로써 312.5 MHz, 625 MHz, 1.25 GHz, 2.5 GHz의 클록 주파수를 생성한다.
• 50 Ω 전송선로를 구동하기 위해 4단계로 구성된 20 mA 편향 전류를 갖는 커런트 모드 논리(CML) 드라이버를 사용하여 5 Gbps에서의 신호 무결성을 확보한다.
• 처리를 위해 차동 입력 신호를 CMOS 수준으로 변환하기 위해 LVDS 수신기 회로를 통합한다.
• 단일 이벤트 효과(SEE)에 대한 저항성을 향상시키기 위해 대규모 트anz이스터 크기와 정적 D-플립플롭을 적용한 방사선 경화 기술을 적용한다.
• 멀티플렉서와 PLL 간의 노이즈 커플링 및 지연을 최소화하기 위해 전원 및 지상 네트워크를 별도로 설계한다.

실험 결과

연구 질문

• RQ1 방사선 내성 환경에서 500 mW 이하의 전력 소비로 16:1 시리얼라이저가 5 Gbps 데이터 전송 속도를 달성할 수 있는가?
• RQ2 0.25 µm SoS CMOS 공정에서 5 Gbps 시리얼라이저의 지연 성능(정규화 및 랜덤)은 어느 정도인가?
• RQ3 접합선 유도성은 CML 드라이버 출력의 대역폭과 신호 무결성에 어떤 영향을 미치는가?
• RQ4 D-플립플롭에 대칭적 복합 클록 신호를 사용할 경우, 고속 멀티플렉서 스테이지에서 2 GHz를 초월한 동작이 가능한가?
• RQ5 향후 설계에서 다수의 시리얼라이저가 하나의 PLL을 공유함으로써 전력 소비를 얼마나 줄일 수 있는가?

주요 결과

• 시리얼라이저는 총 전력 소비 507 mW(16:1 멀티플렉서 238 mW, PLL 173 mW, CML 드라이버 96 mW)로 5 Gbps의 시리얼 데이터 전송 속도를 달성한다.
• 레이아웃 후 시뮬레이션 결과 정규화 지연은 54 ps(pk-pk)로 나타나 뛰어난 타이밍 안정성을 보여준다.
• 랜덤 지연은 VCO 위상 노이즈에 기인하여 3 ps 이하(RMS)로 추정되며, 낮은 타이밍 지연을 입증한다.
• 1 mm 접합선을 사용할 경우 CML 드라이버는 3 dB 대역폭 5.5 GHz를 달성하지만, 5 mm 접합선을 사용할 경우 대역폭이 3.6 GHz로 떨어지며, 이는 짧은 인터코넥트의 필요성을 강조한다.
• 아이 레이지 다이어그램 시뮬레이션 결과 5 Gbps에서 피크-피크 출력 앰플리튜드가 400 mV를 초과하는 명확한 아이 오픈이 관찰되어 신호 무결성이 확인된다.
• 이 설계는 0.25 µm SoS CMOS 공정으로 제작되었으며, 이는 고속 동작(fT = 90 GHz)과 입자물리 응용 분야에서 향상된 방사선 내성을 제공한다.