[논문 리뷰] Variable Block Carry Skip Logic using Reversible Gates

Md. Rafiqul Islam, Md. Saiful Islam외 3명|arXiv (Cornell University)|2010. 08. 19.

Quantum Computing Algorithms and Architecture참고 문헌 8인용 수 7

한 줄 요약

이 논문은 쓰레기 출력이 없고 양자 비용이 낮은 효율적인 전가산기 회로를 구현할 수 있는 새로운 3×3 가역 게이트 가족을 제안한다. 이 게이트를 사용하여 4비트 캐리 스킵 애드어와 가변 블록 캐리 스킵 애드어를 설계하였으며, 게이트 수와 하드웨어 자원 측면에서 향상된 효율성을 달성하여 저전력 및 양자계산 응용 분야에 적합하다.

ABSTRACT

Reversible circuits have applications in digital signal processing, computer graphics, quantum computation and cryptography. In this paper, a generalized k*k reversible gate family is proposed and a 3*3 gate of the family is discussed. Inverter, AND, OR, NAND, NOR, and EXOR gates can be realized by this gate. Implementation of a full-adder circuit using two such 3*3 gates is given. This full-adder circuit contains only two reversible gates and produces no extra garbage outputs. The proposed full-adder circuit is efficient in terms of gate count, garbage outputs and quantum cost. A 4-bit carry skip adder is designed using this full-adder circuit and a variable block carry skip adder is discussed. Necessary equations required to evaluate these adder are presented.

연구 동기 및 목표

• AND, OR, NAND, NOR, EXOR와 같은 기본 논리 게이트를 구현할 수 있는 일반화된 k×k 가역 게이트 가족을 설계하는 것.
• 쓰레기 출력이 없고 최소한의 양자 비용을 가지며 오직 두 개의 3×3 가역 게이트만을 사용하는 전가산기 회로를 개발하는 것.
• 제안된 전가산기를 기반으로 4비트 캐리 스킵 애드어와 가변 블록 캐리 스킵 애드어를 구현하여 가역 계산 아키텍처의 성능을 향상시키는 것.
• 블록 크기, 캐리 전파 지연, 전체 면적-지연 곱을 수학적으로 도출하고 평가하여 애드어 설계를 최적화하는 데 목표를 두는 것.

제안 방법

• 일반화된 k×k 가역 게이트 가족을 도입하며, 유니버설 논리 연산을 지원하는 3×3 게이트 변종에 대한 세부 분석을 수행한다.
• 쓰레기 출력이 없고 기존 설계보다 양자 비용을 감소시키는 두 개의 3×3 가역 게이트를 사용하여 전가산기를 구성한다.
• 캐리 스킵 논리를 활용하여 전파 지연을 줄이기 위해 전가산기를 4비트 캐리 스킵 애드어의 구축 블록으로 활용한다.
• 블록 크기를 동적으로 조정하여 지연과 면적의 상호 보완 관계를 균형 잡는 방식으로 가변 블록 캐리 스킵 애드어로 설계를 확장한다.
• 블록 크기 선택, 캐리 전파 지연, 총 지연에 대한 핵심 수식을 유도하여 성능 지표를 최적화한다.
• 이론적 분석과 시뮬레이션을 통해 설계를 검증하며, 기존의 가역 애드어와 비교하여 게이트 수, 쓰레기 출력, 양자 비용을 평가한다.

실험 결과

연구 질문

• RQ1 단일 3×3 가역 게이트로 AND, OR, NAND, NOR, EXOR, 인버터와 같은 모든 기본 논리 게이트를 효율적으로 구현할 수 있는가?
• RQ2 쓰레기 출력이 없고 최소한의 양자 비용을 가지며 오직 두 개의 가역 게이트만을 사용하여 전가산기를 어떻게 구성할 수 있는가?
• RQ3 제안된 가역 전가산기를 사용한 가변 블록 캐리 스킵 애드어에서 최적의 블록 크기 분포는 무엇인가?
• RQ4 기존의 가역 애드어와 비교하여 제안된 애드어의 게이트 수, 쓰레기 출력, 양자 비용 측면에서의 성능은 어떠한가?
• RQ5 가변 블록 캐리 스킵 애드어의 지연과 면적 효율성을 규정하는 수학적 관계는 무엇인가?

주요 결과

• 제안된 3×3 가역 게이트는 인버터, AND, OR, NAND, NOR, EXOR를 포함한 모든 기본 논리 게이트를 단일 게이트 구조로 효율적으로 구현할 수 있다.
• 제안된 전가산기 회로는 오직 두 개의 3×3 가역 게이트만을 사용하며 쓰레기 출력이 전혀 없어 기존의 가역 애드어 설계에 비해 크게 향상되었다.
• 제안된 전가산기의 양자 비용은 기존의 가역 전가산기보다 낮아, 양자 및 저전력 응용 분야에서 효율성이 향상된다.
• 제안된 전가산기를 기반으로 한 4비트 캐리 스킵 애드어는 최적화된 캐리 스킵 논리를 통해 전파 지연이 감소하였다.
• 가변 블록 캐리 스킵 애드어 설계는 블록 크기를 동적으로 조정할 수 있어 고정 블록 설계 대비 지연-면적 상호보완 관계가 향상되었다.
• 블록 크기, 지연, 면적에 대한 이론적 수식을 도출하고 검증하여 애드어 아키텍처의 체계적 최적화가 가능해졌다.