[論文レビュー] Critique of "Asynchronous Logic Implementation Based on Factorized DIMS"

P. Balasubramanian|arXiv (Cornell University)|Nov 7, 2017

Low-power high-performance VLSI design参考文献 45被引用数 5

ひとこと要約

この批判は、『因子分解されたDIMsに基づく非同期論理回路実装』論文における深刻な欠陥を特定し、未解決のゲートオーラン問題と誤った論理合成コストの数え上げを暴露している。論文の一般化された合成アルゴリズムの欠如と、安全でない分解に依存していることにより、その有効性が疑問視され、分野の進展をもたらさず、むしろ混乱を招いていると結論づけている。一方で、遅延に依存しない非同期回路のための優れた既存手法が存在することを強調している。

ABSTRACT

This paper comments on "Asynchronous Logic Implementation Based on Factorized DIMS" [Journal of Circuits, Systems, and Computers, vol. 26, no. 5, 1750087: 1-9, May 2017] with respect to two main problematic issues: i) the gate orphan problem implicit in the factorized DIMS approach discussed in the referenced article which affects its strong-indication, and ii) how the enumeration of product terms to represent the synthesis cost is skewed in the referenced article because the logic expression contains sum of products and also product of sums. It is observed that the referenced article has not provided a general logic synthesis algorithm excepting only an example illustration involving a 3-input AND logic function. The absence of a general logic synthesis algorithm would make it difficult to reproduce the research described in the referenced article. Moreover, the example illustration in the referenced article describes an unsafe logic decomposition which is not suitable for the multi-level synthesis of strong-indication asynchronous circuits. Further, a logic synthesis method which safely decomposes the DIMS solution to synthesize multi-level strong-indication asynchronous circuits is available in the existing literature, which was neither cited nor taken up for comparison in the referenced article, which is another drawback. Subsequently, it is concluded that the referenced article has not advanced existing knowledge in the field but on the contrary, has caused confusions. Hence, in the interest of readers, this paper additionally highlights some important and relevant literature which provide valuable information about robust asynchronous circuit synthesis techniques which employ delay-insensitive codes for data representation and processing and the 4-phase return-to-zero handshake protocol for data communication.

研究の動機と目的

• 『因子分解されたDIMsに基づく非同期論理回路実装』論文におけるゲートオーラン問題の取り扱いに関する深刻な欠陥を特定・分析すること。
• 合成コストを表すために用いられた積和形および和積形構造の組み合わせを含む積項の数え上げ方の誤りを検証すること。
• 参照論文が一般化された論理合成アルゴリズムを提示していないこと、単一の不安全な3入力AND関数の例に依存していることを示すこと。
• 多段階強誘導非同期回路のためのより安全で、既に存在する論理合成手法が、参照論文で引用もしくは比較されていないことを強調すること。
• 参照論文が分野を前進させず、むしろ混乱を招いていること、そして代替として信頼性の高い、確立された非同期回路設計技術に注目すべきであることを明確にすること。

提案手法

• 因子分解されたDIMs手法が非同期論理回路に適用される際、強誘導動作を損なうゲートオーラン問題を解消できないことの分析。
• 元の論文における合成コストの数え上げに起因する歪みたコスト指標を特定。これは、論理式における和積形と積和形の構造に対して一貫性のない扱いがなされているため。
• 提示された唯一の例（3入力AND）を評価し、多段階強誘導回路の合成に不適切な不安全な論理分解を含んでいることを示す。
• 既存の文献をレビューし、DIMs解を多段階強誘導非同期回路に分解する、検証済みで安全な論理合成手法を同定。
• 参照論文の手法と既存の安全な手法を比較し、後者の優位性と前者の再現不能性を示す。
• 遅延に依存しない符号と4相リターン・トゥ・ゼロハンドシェイクプロトコルを用いた、信頼性の高い非同期設計技術を採用するよう読者に推奨する。

実験結果

リサーチクエスチョン

• RQ1 参照論文における因子分解されたDIMs手法は、強誘導非同期回路におけるゲートオーラン問題を適切に解消できているか？
• RQ2 積項の不一致な数え上げ方により、参照論文で報告された合成コストにどのような影響が生じるか？
• RQ3 参照論文が提示する論理分解例は、強誘導回路の多段階合成に安全かつ適切に適合しているか？
• RQ4 参照論文は一般化された論理合成アルゴリズムを提示しているのか、それとも単一の例示的ケースに限定されているのか？
• RQ5 強誘導非同期回路を合成するための、確立済みでより安全かつ信頼性の高い代替手法が、参照論文で無視されていたか？

主な発見

• 参照論文は、因子分解されたDIMs手法に内在するゲートオーラン問題を解消できず、その強誘導性が損なわれている。
• 合成コスト指標は、論理式における和積形と積和形の構造に対して一貫性のない扱いがなされているため、歪んでいる。
• 論文は一般化された論理合成アルゴリズムを提示しておらず、3入力AND関数を用いた単一の不安全な例に依存している。
• 既存の文献には、DIMs解を多段階強誘導非同期回路に分解する、検証済みで安全な論理合成手法が存在するが、参照論文では引用も比較もされていない。
• 参照論文は分野を前進させず、むしろ混乱を招き、方法論的欠陥のため、その主張は再現不能である。
• 遅延に依存しない符号と4相リターン・トゥ・ゼロハンドシェイクプロトコルを用いた信頼性の高い代替手法が存在し、信頼性の高い非同期回路設計に優先的に採用すべきである。