[논문 리뷰] A Clock Synchronizer for Repeaterless Low Swing On-Chip Links

Naveen Kadayinti, Maryam Shojaei Baghini외 1명|arXiv (Cornell University)|2015. 10. 14.

Advancements in PLL and VCO Technologies참고 문헌 9인용 수 3

한 줄 요약

이 논문은 반복기 없는 저스윙 온칩 인터코ネ크를 위한 딜레이-락드 루프(DLL)-기반 클럭 싱크라이저를 제안한다. 이는 샘플링 클럭을 아이 센터에 고정하기 위해 피지션 디텍터를 사용하고, 정밀 조정을 위해 아날로그 전압 제어 지연을 활용한다. 130 nm CMOS에서 1.3 Gbps에서 1.4 mW, 65 nm CMOS에서 4 Gbps에서 1.5 mW의 소비 전력을 기록했으며, 메소크로노스 싱크라이저를 통해 수신기 도메인으로의 데이터 전송이 ≤3 사이클 이내로 이루어진다.

ABSTRACT

A clock synchronizing circuit for repeaterless low swing interconnects is presented in this paper. The circuit uses a delay locked loop (DLL) to generate multiple phases of the clock, of which the one closest to the center of the eye is picked by a phase detector loop. The picked phase is then further fine tuned by an analog voltage controlled delay to position the sampling clock at the center of the eye. A clock domain transfer circuit then transfers the sampled data to the receiver clock domain with a maximum latency of three clock cycles. The proposed synchronizer has been designed and fabricated in 130 nm UMC MM CMOS technology. The circuit consumes 1.4 mW from a 1.2 V supply at a data rate of 1.3 Gbps. Further, the proposed synchronizer has been designed and simulated in TSMC 65 nm CMOS technology. Post layout simulations show that the synchronizer consumes 1.5 mW from a 1 V supply, at a data rate of 4 Gbps in this technology.

연구 동기 및 목표

• 반복기 없이 저스윙 온칩 인터코넥트에서 효과적인 클럭 싱크로나이제이션의 부족을 해결하기 위해, 높은 인터코넥트 지연과 위상 불일치 문제를 해결한다.
• 반복기를 사용하지 않고도 정밀하게 샘플링 클럭을 아이 센터에 정렬함으로써 고속·저전력 데이터 복구를 가능하게 한다.
• 클럭 도메인 간 데이터 전송 지연을 최소화하기 위해, 최대 3 사이클의 지연을 가진 싱크라이저를 설계한다.
• 특히 클럭이 아이 센터 위상에서 정확히 π 라디안만큼 오프셋일 경우 발생할 수 있는 단서 클럭 잠금 위험을 줄이기 위해, 안정적인 수렴을 보장한다.

제안 방법

• 딜레이-락드 루프(DLL)는 다수의 클럭 위상 생성하며, 피지션 디텍터가 아이 센터에 가장 가까운 위상을 선택한다.
• 아날로그 전압 제어 지연은 선택된 위상을 정밀하게 조정하여 샘플링 클럭을 정확히 아이 센터에 위치시킨다.
• 앨렉산더 피지션 디텍터는 비트 주기 동안 3개의 점에서 데이터를 샘플링하여 클럭과 데이터 간의 위상 오차를 감지하며, XOR 기반의 UP/DN 신호를 사용한다.
• 충전 풀은 위상 오차 신호를 통합하여 지연선을 제어함으로써 안정적인 잠금을 위한 음성 피드백 루프를 형성한다.
• 클럭 도메인 전이 회로는 샘플된 데이터를 수신기 클럭 도메인으로 3 사이클 이내의 최대 지연으로 동기화한다.
• 설계는 130 nm UMC CMOS에서 제작되었으며, 성능 검증을 위해 TSMC 65 nm CMOS에서 시뮬레이션되었다.

실험 결과

연구 질문

• RQ1 반복기를 사용하지 않고도 반복기 없는 저스윙 온칩 인터코넥트에서 클럭 싱크로나이제이션을 어떻게 달성할 수 있는가?
• RQ2 공정 및 공정 변동성에도 불구하고 아이 센터에서 정밀한 샘플링을 보장하기 위해 어떤 기법을 사용할 수 있는가?
• RQ3 특히 클럭이 아이 센터 위상에서 정확히 π 라디안만큼 오프셋일 경우 발생할 수 있는 피지션 디텍터의 잘못된 잠금을 어떻게 완화할 수 있는가?
• RQ4 이러한 링크에 대해 메소크로노스 싱크라이저의 클럭 도메인 간 최대 데이터 전송 지연은 얼마인가?
• RQ5 제안된 설계는 다양한 공정 기술에서 전력 소비 및 데이터 전송 속도 측면에서 어떻게 성능을 발휘하는가?

주요 결과

• 제안된 클럭 싱크라이저는 130 nm UMC CMOS 공정에서 1.2 V 전원 공급에서 1.3 Gbps에서 1.4 mW의 소비 전력을 소모한다.
• 포스트레이아웃 시뮬레이션 결과, 65 nm TSMC CMOS 공정에서 1 V 전원 공급에서 4 Gbps에서 1.5 mW의 소비 전력 소모가 확인되었다.
• 클럭이 아이 센터에서 정확히 π 라디안만큼 오프셋이고 데이터 활성도가 50%일 경우 피지션 디텍터가 잘못된 에지에 잠길 수 있으나, 노이즈와 데이터의 무작위성으로 인해 결국 이 문제는 해결된다.
• 초기 잠금 이후 잘못된 잠금이 지속될 가능성이 낮으며, 정상적인 위상에 도달하면 시스템 상태가 안정화되어 정상적인 위상 근처에 머무르게 된다.
• 클럭 도메인 전이 회로는 수신기 클럭 도메인으로의 데이터 전송을 최대 3 사이클 이내로 보장한다.
• 설계는 반복기를 사용하지 않고도 저스윙 인터코넥트를 활용하여 고속·저전력 통신을 성공적으로 달성한다.