[논문 리뷰] Latency Optimized Asynchronous Early Output Ripple Carry Adder based on Delay-Insensitive Dual-Rail Data Encoding

Padmanabhan Balasubramanian, K. Prasad|arXiv (Cornell University)|2017. 06. 13.

Low-power high-performance VLSI design참고 문헌 36인용 수 4

한 줄 요약

이 논문은 단일 비트(SAFAs) 및 이중 비트(DAFAs) 이방향 전가기에서 지연에 민감하지 않은 듌러일 인코딩을 사용한 지연 최적화 비동기 조합기기 전가기(RCA)를 제안한다. SAFAs 및 DAFAs에 冗餘 논리를 통합하고 4단계 복귀-영점 수동 프로토콜을 적용하여, 특히 15개의 DAFAs와 2개의 SAFAs를 포함한 32비트 구성에서 최악의 경우 지연을 감소시켰으며, 이는 이론적 및 실측 지연 측정치 사이에 강한 상관관계를 보였다.

ABSTRACT

Asynchronous circuits employing delay-insensitive codes for data representation i.e. encoding and following a 4-phase return-to-zero protocol for handshaking are generally robust. Depending upon whether a single delay-insensitive code or multiple delay-insensitive code(s) are used for data encoding, the encoding scheme is called homogeneous or heterogeneous delay-insensitive data encoding. This article proposes a new latency optimized early output asynchronous ripple carry adder (RCA) that utilizes single-bit asynchronous full adders (SAFAs) and dual-bit asynchronous full adders (DAFAs) which incorporate redundant logic and are based on the delay-insensitive dual-rail code i.e. homogeneous data encoding, and follow a 4-phase return-to-zero handshaking. Amongst various RCA, carry lookahead adder (CLA), and carry select adder (CSLA) designs, which are based on homogeneous or heterogeneous delay-insensitive data encodings which correspond to the weak-indication or the early output timing model, the proposed early output asynchronous RCA that incorporates SAFAs and DAFAs with redundant logic is found to result in reduced latency for a dual-operand addition operation. In particular, for a 32-bit asynchronous RCA, utilizing 15 stages of DAFAs and 2 stages of SAFAs leads to reduced latency. The theoretical worst-case latencies of the different asynchronous adders were calculated by taking into account the typical gate delays of a 32/28nm CMOS digital cell library, and a comparison is made with their practical worst-case latencies estimated. The theoretical and practical worst-case latencies show a close correlation....

연구 동기 및 목표

• 이중 연산자 덧셈을 위한 비동기 전가기 설계에서 최악의 경우 지연을 감소시키기 위해.
• 일관된 이중라인 인코딩을 사용한 지연에 민감하지 않은 조기 출력 RCA를 개발하여 내구성을 확보하기 위해.
• 단일 및 이중비트 전가기(SAFAs 및 DAFAs)에서 부가 논리를 통해 지연을 최적화하기 위해.
• 32/28nm CMOS 라이브러리를 사용하여 이론적 지연 모델을 실측 측정치와 비교 검증하기 위해.
• 동일한 또는 이질적인 지연에 민감하지 않은 인코딩 조건 하에서 제안된 RCA를 CLA 및 CSLA 설계와 비교하기 위해.

제안 방법

• 지연에 민감하지 않은 이중라인 인코딩 기반의 단일비트(SAFA) 및 이중비트(DAFA) 비동기 전가기 설계를 수행한다.
• 클록 스케일링 및 공정 변동에 대한 저항성을 확보하기 위해 4단계 복귀-영점 수동 프로토콜을 적용한다.
• 신호 전파를 가속화하고 조기 출력을 가능하게 하기 위해 SAFAs 및 DAFAs에 부가 논리를 통합한다.
• 비판 경로 지연을 최소화하기 위해 15개의 DAFAs와 2개의 SAFAs를 사용한 32비트 비동기 RCA를 구성한다.
• 32/28nm CMOS 디지털 셀 라이브러리에서의 일반적인 게이트 지연을 사용하여 이론적 최악의 경우 지연을 계산한다.
• 이론적 지연을 실측 최악의 경우 지연 추정치와 비교하여 설계 정확도를 검증한다.

실험 결과

연구 질문

• RQ1 SAFAs 및 DAFAs에 부가 논리를 통합하면 비동기 RCA의 최악의 경우 지연을 감소시킬 수 있는가?
• RQ2 제안된 이중라인 인코딩 및 4단계 수동 프로토콜을 사용한 RCA는 CLA 및 CSLA 설계와 비교해 지연 및 내구성 측면에서 어떻게 성능을 내는가?
• RQ3 이론적 최악의 경우 지연과 제안된 설계의 실측 지연 측정치 사이의 상관관계는 어느 정도인가?
• RQ4 32비트 비동기 RCA에서 DAFAs 및 SAFAs의 최적 구성은 최소 지연을 달성하기 위해 어떻게 이루어져야 하는가?
• RQ5 조기 출력 기능을 갖춘 동일한 이중라인 인코딩은 이질적인 인코딩 방식보다 더 나은 지연 성능을 제공하는가?

주요 결과

• 15개의 DAFAs와 2개의 SAFAs를 포함한 제안된 32비트 비동기 RCA는 기존 RCA, CLA 및 CSLA 설계보다 최악의 경우 지연이 감소하였다.
• 이론적 최악의 경우 지연과 실측 지연 추정치 사이에 높은 상관관계가 있었으며, 이는 지연 모델의 정확성을 검증하였다.
• SAFAs 및 DAFAs에 부가 논리를 통합함으로써 조기 출력 생성이 가능해졌으며, 이는 지연 감소에 기여하였다.
• 동일한 이중라인 인코딩과 4단계 복귀-영점 수동 프로토콜을 사용함으로써 클록 동기화가 필요 없이도 내구성이 확보되었다.
• 평가된 전가기 유형 중에서 제안된 조기 출력 RCA는 동일한 인코딩 및 프로토콜 조건 하에서 뛰어난 지연 성능을 보였다.
• 비동기 환경에서 시간 성능을 크게 향상시키면서도 면적 및 전력 오버헤드를 낮게 유지하였다.